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Linux
VERILOG
【芯片设计- RTL 数字逻辑设计入门 14.1 -- SRAM RTL 实现举例】
文章目录定义结构说明分解讲解举例说明示例1：构建一个256x32的存储器示例2：构建一个1024x64的存储器小结：使用场景本文将详细说明
verilog
存储器是如何定义的，比如reg[DATA_WIDTH
主公讲 ARM
·
2025-05-28 16:16
#
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
SRAM
RTL
uart
verilog
三段式状态机
topmoduletop_uart(//clkandrst_ninputwiresys_clk,inputwiresys_rst_n,//startsendflaginputwireflag_send,//inputdatainputwire[7:0]in_data,//outputdataoutputwire[7:0]rx_data,outputwireflag_rx,//outputtxout
一条九漏鱼
·
2025-05-27 01:22
fpga开发
Python硬核革命：从微控制器到FPGA的深度开发指南
1.重新定义硬件开发：Python的颠覆性突破传统硬件开发长期被C/C++和
Verilog
/VHDL统治，但Python正通过两条路径改变这一格局：1.1微控制器领域的MicroPython革命完整Python3.4
蓑笠翁001
·
2025-05-25 01:50
Python
fpga开发
python
数字FPGA开发方向，该如何做好职业规划？
语言类
Verilog
/VHDLSystem
Verilog
（主要用于设计而非验证）Tc
IC与FPGA设计
·
2025-05-24 06:16
FPGA
fpga开发
使用modelsim进行
Verilog
仿真（包含testbench编写）
系列文章目录那啥书接上回FPGA
verilog
入门文章目录系列文章目录前言一、Modelsim工程新建二、Testbench脚本编写三、仿真总结前言上一次在FPGA
verilog
入门中说到使用quartusII
学术萌新
·
2025-05-24 06:14
fpga
verilog
fpga
关于system
verilog
中在task中使用force语句的注意事项
先看下面的代码moduletop(data);logicclk;inoutdata;logictemp;logicsampale_data;logic[7:0]data_rec;tasksend_data(input[7:0]da);begin@(posedgeclk);#1;forcedata=da[7];$display(data);@(posedgeclk);#1;forcedata=da[
一只迷茫的小狗
·
2025-05-24 06:12
Systemverilog
systemverilog
Modelsim的入门使用和
Verilog
编写
Modelsim的简单工程创建和代码编写和编译仿真：【FPGA】Modelsim的使用方法_modelsim使用教程-CSDN博客
Verilog
语法和逻辑简单入门：
Verilog
语法-数字电路教程三态门符号和简称
aloneboyooo
·
2025-05-24 06:40
fpga开发
FPGA设计需要学什么？
首先来看看FPGA设计岗位需要掌握的技能：掌握Linux常用命令，熟悉Vi/Vim编辑器；掌握数字电路基础，熟悉门电路，掌握组合逻辑和时序逻辑电路；掌握
Verilog
基础语法，熟悉
Verilog
任务与函数
IC与FPGA设计
·
2025-05-22 08:11
FPGA
fpga开发
小白入门FPGA设计，如何快速学习？
什么“时序逻辑”“
Verilog
”“Vivado”，仿佛一夜之间掉进了电子黑魔法的深坑。但真相是——FPGA，其实没有你想得那么难。只是你需要一套适合小白体质的学习方法，走对第一步，就能少走很多弯路。
IC与FPGA设计
·
2025-05-21 15:47
FPGA
fpga开发
学习
【IC】FPGA和ASIC的区别
在制造之后，用户可以使用硬件描述语言（如VHDL或
Verilog
）对其进行编程和配置。这种可编程性允许FPGA在不同应用场景中进行多次配置，适应不同的功能需求。
守月满空山雪照窗
·
2025-05-20 19:34
IC
fpga开发
ASIC和FPGA，到底应该选择哪个？
很多初学者会觉得“同样都是写
Verilog
的，ASIC和FPGA没什么不同”，其实并不是这样。那么，面对项目设计需求，**FPGA和ASIC应如何选择？**接下来宸极教育带你
博览鸿蒙
·
2025-05-20 18:01
FPGA
fpga开发
【教程4＞第7章＞第8节】基于FPGA的Viterbi维特比译码
verilog
实现——幸存路径存储单元
目录1.软件版本2.幸存路径存储单元模块FPGA实现概述3.幸存路径存储单元模块的FPGA实现4.总结欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》《★教程2:fpga入门100例》《★教程3:simulink入门60例》《★教程4:FPGA/MATLAB/Simulink联合开发入门与进阶X例》
fpga和matlab
·
2025-05-18 20:56
#
第7章·通信—信道编译码
fpga开发
Viterbi
维特比译码
verilog
幸存路径存储单元
System
Verilog
中的断言(Assertion)
1.简介System
Verilog
断言（SVA）主要是用于验证设计的行为，其主要功能有两点：在特定条件或事件序列的故障上生成警告或错误；收集功能覆盖率的数据。
请叫我去学习5555
·
2025-05-16 10:05
SystemVerilog
数据库
前端
Verilog
中forever的用法
在
Verilog
中，forever是一个循环语句，它会不断重复执行其中的代码块，直到模拟器停止。
漂洋过海的鱼儿
·
2025-05-16 03:45
FPGA
fpga开发
Vivado中可新建的工程类型解析
以下是Vivado中可新建的工程类型解析，按用途和场景分类说明：1.RTLProject（RTL工程）用途：从零开始基于RTL代码（
Verilog
/VHDL）设计FPGA逻辑，覆盖完整开发流程。
漂洋过海的鱼儿
·
2025-05-16 03:42
Vivado
fpga开发
System
Verilog
断言， SVA
System
Verilog
Assertion（SVA）作为一种强大的硬件验证技术应运而生，它为硬件设计验证提供了一种高效、准确的方式。
范吉民(DY Young)
·
2025-05-15 22:38
芯片设计
java
前端
数据库
【system
verilog
】学习笔记--断言篇
【system
verilog
】学习笔记--断言篇断言1：判断信号值断言1：判断信号值CHECK_VALUE:assertproperty(@(posedgeclk)disableiff(!
跛子拜
·
2025-05-15 22:07
systemverilog
systemverilog
基于FPGA的车速检测系统仿真设计与实现
通过
Verilog
硬件描述语言编写系统代码，并利用ModelSim进行功能仿真，在QuartusII中完成综合与布局布线。经过仿真测试，该
赵谨言
·
2025-05-15 22:37
论文
经验分享
毕业设计
Verilog
代码优化技巧
Verilog
代码优化技巧：1.条件b为TRUE时，将c赋值给a;always@(posedgefclkornegedgefrstn)if(!
皮皮宽
·
2025-05-13 21:33
数字ＩＣ设计
fpga开发
数字电路设计
verilog
的LUT资源优化
今天在写代码的时候发现，LUT资源使用很多，实际上都是写的时候代入很多写软件的思维，有一些坏习惯需要更改，比如乘2的n次方的时候可以用左移右移来代替就能省下很多LUT资源
footprintk
·
2025-05-13 21:33
fpga开发
verilog
面积优化
面积优化文章目录面积优化前言一、优化技巧1.1操作符方面的节省1.1.1运算符的使用1.1.2操作符平衡1.1.3打破流水线1.1.4资源共享1.2功能模块的共享1.3复位对面积的影响1.4从器件的角度总结前言面积优化就是尽可能的减少门电路资源的消耗一、优化技巧1.1操作符方面的节省1.1.1运算符的使用尽可能的只使用：+：-：*：>>：<<1.1.2操作符平衡用括号来乘，如result<=(ab
cycf
·
2025-05-13 20:03
fpga开发
基于赛灵思FPGAcsg324100T芯片，外接pmod模块实现危险距离警报
1.实验目的利用NEXYSA7及
verilog
代码制作危险距离报警器，借助pmod模块MaxSonar实现测距功能，可能的应用场景有：倒车入库的刮蹭警示；对汽车视野盲区的检测，以防误伤儿童；极端天气的水位警报功能
俺不是西瓜太郎´•ﻌ•`
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2025-05-11 13:30
fpga开发
FPGA实战项目1——坦克大战
FPGA实战项目1——坦克大战根据模块化思想，可将此任务简单的进行模块拆分：系统原理，模块划分，硬件架构，算法支持，
Verilog
实现框架一，系统总体原理1.核心设计思想硬件并行处理：利用FPGA的并行特性
霖00
·
2025-05-11 12:23
fpga开发
fpga
嵌入式硬件
经验分享
学习
人工智能
（36）
Verilog
实现RAM【双端口】
（36）
Verilog
实现RAM【双端口】1.1目录1）目录2）FPGA简介3）
Verilog
HDL简介4）
Verilog
实现RAM【双端口】5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray
宁静致远dream
·
2025-05-10 22:54
fpga开发
verilog
中的timescale用法
timescale是
Verilog
HDL中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。
斐非韭
·
2025-05-10 18:56
sv
学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （十二）
Verilog
程序设计举例 | 2023.11.6/星期一/天气晴
系列文章目录专栏系列文章：学习XilinxZYNQFPGA开发文章目录系列文章目录摘要一、设计思路二、创建
Verilog
源文件三、编写
Verilog
源程序或门模块my_or2.v半加器模块h_adder.v
杨肉师傅
·
2025-05-10 15:39
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
IC验证面试经验分享——
Verilog
篇
–改自歌曲《如果可以》（内心os：挥手错的才能和对的相拥）IC验证面试经验分享
Verilog
篇1.同步复位、异步复位、异步复位同步释放2.亚稳态1）建立时间，保持时间2）亚稳态的
大小姐在学习
·
2025-05-10 06:39
IC验证面试
面试
经验分享
fpga开发
arm
学习
开发语言
硬件工程
FPGA
Verilog
单芯片控制双AD7606芯片
FPGA
Verilog
单芯片控制双AD7606芯片前言一、模式选择二、AD7606FPGA实现1.ad7606部分2.数据发送3.实际仿真图（上板验证后也正确）前言控制双ad7606的目的是因为所需要的通道数
ThreeYear_s
·
2025-05-09 12:39
fpga项目
fpga开发
CPU0
verilog
代码全注释
//https://www.francisz.cn/download/IEEE_Standard_1800-2012%20System
Verilog
.pdf//configuablevaluebelow
silenci
·
2025-05-09 07:03
llvm
cpu0
verilog
llvm
llvm后端
【芯片设计- RTL 数字逻辑设计入门 4.1 --
verilog
组合逻辑和时序逻辑延时比较】
文章目录Overview时间线简单示意Overview我们来详细分析下面这段RTLCode，sbcs_sbbusy为什么会比sbcs_sbbusy_nx慢一拍（晚一个时钟周期变化）。assignsbcs_sbbusy_nx=set_sbcs_sbbusy;always@(posedgeclkornegedgedmi_resetn)beginif(!dmi_resetn)beginsbcs_sbbu
主公讲 ARM
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2025-05-08 08:37
#
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
【
verilog
教程】
verilog
状态机
状态机的思想方法，在
verilog
中经常用到。2.状态机的类型
verilog
中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。
tlog
·
2025-05-08 04:44
#
《verilog教程》
linux
asic
ic
fpga开发
fpga
如何写好
Verilog
状态机
看过夏宇闻老师书的都知道，
verilog
的FSM有moore和mealy,然后有一段，二段，三段式。记得我还是学生的时候，看到这里的时候，感觉很烧脑。毕竟这与数字电路设计息息相关。
做一个优雅的美男子
·
2025-05-08 04:13
Verilog硬件描述语言实战
fpga开发
Verilog
设计思路06——
Verilog
低功耗实现方案及实例代码
以下为
Verilog
低功耗设计的核心实现方案及典型代码示例，结合RTL级优化策略与系统级设计思路。
yang_20250429
·
2025-05-07 19:47
verilog
单片机
IC设计
【教程4＞第3章＞第13节】16PSK解调系统的FPGA开发与matlab验证
《★教程4:FPGA/MATLAB/Simulink联合开发入门与进阶X例》目录1.软件版本2.16PSK解调理论简介3.16PSK解调过程的MATLAB实现4.16PSK解调过程的FPGA实现4.1
verilog
fpga和matlab
·
2025-05-07 12:02
#
第3章·通信—高阶调制解调
fpga开发
matlab
16psk解调
教程4
Verilog
HDL Test Bench 仿真
Verilog
HDLTestBench仿真TestBench功能编写TestBench基本注意事项：
Verilog
系统任务和系统函数延时模型激励信号产生参考文献TestBench功能
Verilog
测试平台
昵称？不存在的！
·
2025-05-06 11:34
Verilog
testbench
FPGA
TestBench激励与待测
中的信号类型选择输入端口（input）→在TestBench中声明为`reg`输出端口（output）→在TestBench中声明为`wire`✅四、例化方式示例✅五、总结✅六、附加建议你的这段内容描述了在
Verilog
谢谢～谢先生
·
2025-05-06 11:02
FPGA
fpga开发
[
Verilog
]跨时钟域数据传输解决方案
跨时钟域数据传输解决方案摘要：跨时钟域数据传输(ClockDomainCrossing,CDC)是SoC设计中常见且关键的问题，因为现代SoC通常包含多个时钟域，不同模块可能运行在不同频率或相位的时钟下。跨时钟域传输数据时，如果处理不当，可能会导致亚稳态(Metastability)、数据丢失或一致性问题。以下详细说明跨时钟域数据传输的常见解决方案及其原理，并提供相应的验证方案。1.跨时钟域数据传
元直数字电路验证
·
2025-05-04 06:18
SystemVerilog
数模混合电路设计与仿真
fpga开发
跨时钟域传输
CDC
Vscode搭建
verilog
开发环境
spm=1001.2014.3001.55012、
Verilog
-HDL插件自定义代码补全：在Vscode+Anacon
transfer_ICer
·
2025-05-03 11:44
vscode
编辑器
fpga开发
Emacs
Verilog
-mode 核心功能与使用指南
一、基本概念与背景1、功能定位
Verilog
-mode是Emacs专门为
Verilog
/System
Verilog
开发设计的插件12，支持包括UVM验证框架在内的硬件设计语言特性。
yang_20250429
·
2025-05-03 09:28
emacs
编辑器
Verilog
HDL：分频器设计
分频器的设计（
Verilog
HDL）在fpga应用中，有时需要对系统时钟进行分频。通常情况下有两种情况，一种是偶分频，一种是奇分频。偶分频偶分频指的是分频系数是偶数的分频器。
弄曲幽篁
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2025-05-03 07:42
HDL
fpga开发
[实战] IRIG-B协议详解及
Verilog
实现（完整代码）
目录IRIG-B(B码)协议详解及
Verilog
实现一、IRIG-B协议概述二、帧格式详细解析1.码元类型与索引计数2.时间编码字段3.控制功能码元（CF）4.纯二进制秒码（SBS）三、编码与信号特性四
开发者认证为什么要改昵称呢
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2025-05-02 21:32
算法
驱动开发
fpga开发
python
verilog
介绍(附状态机实例)
author:hjjdebugdate:2024年10月12日星期六15:02:56CSTdescription:
verilog
介绍(附状态机实例)初学者可以把菜鸟教程中的
verilog
当参考手册.但那里介绍的太多了
hjjdebug
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2025-05-02 16:02
fpga
fpga开发
嵌入式硬件
verilog
状态机
密码锁
[System
Verilog
] Functions
System
Verilog
Functions用法详解System
Verilog
的function是一种过程性构造，用于封装一组无时间延迟的计算或操作逻辑，返回单一结果。
S＆Z3463
·
2025-04-30 10:15
SystemVerilog
fpga开发
SystemVerilog
24小时FPGA数字时钟设计与实现
通过使用XilinxVivado2019.1工具和NEXYS4开发板，展示了从
Verilog
或VHDL代码编写到时钟逻辑在FPGA上的实现过程。
西域情歌
·
2025-04-29 14:13
[System
Verilog
] Struct
System
Verilog
Struct用法详解System
Verilog
的struct是一种复合数据类型，用于将多个不同类型的变量（成员）组织成一个单一的实体。
S＆Z3463
·
2025-04-27 20:35
SystemVerilog
fpga开发
VERILOG
代码加密
Xilinx软件Vivado可以对
verilog
或VHDL代码进行加密加密方式采用RSA加密方式！
S＆Z3463
·
2025-04-27 20:35
fpga开发
嵌入式硬件
System
Verilog
语法之内建数据类型
简介：System
Verilog
引进了一些新的数据类型，具有以下的优点：（1）双状态数据类型，更好的性能，更低的内存消耗；（2）队列、动态和关联数组，减少内存消耗，自带搜索和分类功能。
cucoder
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2025-04-26 23:24
SystemVerilog语法
fpga开发
FPGA（现场可编程门阵列）笔记
*编程语言-[
Verilog
]:硬件描述语言，语法风格类似于C语言，用于数字电路的设计。
睡觉然后上课
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2025-04-23 13:05
fpga开发
笔记
嵌入式硬件
【
verilog
】在同一个 always 块中写了多个“看起来独立”的 if / if-else，到底谁先谁后，怎么执行？会不会冲突？
Verilog
是硬件描述语言（HDL），你写的if看起来像判断语句，实际上是用来描述硬件行为的。比如赋值，就是描述电路连线和寄存器触发器之间的连接与更新方式。
爱吃羊的老虎
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2025-04-23 07:57
fpga开发
fpga系列 HDL：tips 初始化错误排查 & 仿真和实际不符的可能原因
在
Verilog
中，SYS_RST系统复位信号（SystemReset）的主要作用是将模块的内部状态和寄存器初始化为已知的默认值。
FakeOccupational
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2025-04-22 18:39
硬件和移动端
fpga开发
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