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Linux
axi时序图
关于Verilog 写法
以下
时序图
为例。sta1信号到来后，状态机被激活，nx_stat
万里独行客
·
2020-07-05 01:45
FPGA
xilinx
fpga
Zynq
AXI
-GPIO
硬件：XilinxZynq-7000SoCZC706版本:vivado2015.4Zynq上有三种GPIO方式，
AXI
-GPIO是其中一种，需要创建一个
AXI
-GPIO核，
AXI
总线连接至ZYNQ。
决战北京城
·
2020-07-05 01:46
嵌入式
zynq
xilinx
Xilinx火龙果学习笔记(3)---GPIO的使用
Xilinx火龙果学习笔记(3)—GPIO的使用由于我选择的项目是需要使用外设的，所以这里只介绍
AXI
-GPIO的使用。EMIO与MIO的使用网上是能找到资料与源码的。
狼逍豪
·
2020-07-05 01:43
Xilinx火龙果
zynq中各种GPIO方式的区别：MIO，EMIO，
AXI
_GPIO 核
因为我自己不自然就只会用自己的最熟悉的方案来实现，所以在此总结一下；很多帖子讨论这个，当然是因为简单了；但是好像都没有整理完整ZYNQ中GPIO有四种，其中PS中MIO/EMIO两种，而PL中同样有两种情况，
AXI
_GPIO
宁静海111
·
2020-07-05 01:11
vivado
Zynq-PL中创建
AXI
Master接口IP及
AXI
4-Lite总线主从读写时序测试
转载：原文http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0.引言通过之前的学习，可以在PL端创建从机模式的
AXI
接口IP核。
宁静海111
·
2020-07-05 01:11
vivado
【JokerのZYNQ7020】LINUX_ETHERNET_MTU_9K。
底图相对前一篇稍微做了点修改，加上了DMA的LOOP回环，倒不是因为ETHERNET_9K需要这样搞，而是为了后面做LINUX这边跑
AXI
_DMA时候，底图就不用做修改了而已，如果只想做ETHERNET
Joker_是小王。
·
2020-07-05 01:42
JokerのZYNQ7020
ZYNQ学习之PL和PS接口
ZYNQ学习之PL和PS接口1、PL和PS的接口类型总共有两种：(1)功能接口：
AXI
、EMIO、中断、DMA流控制、时钟调试接口。
miss_youhappy
·
2020-07-05 00:32
嵌入式编程之
时序图
讲解
*******************************************************************************************Name:嵌入式之
时序图
讲解
clint_wang
·
2020-07-05 00:49
知识点总结
蓝桥杯单片机DS18B20代码注释及部分
时序图
蓝桥杯单片机蓝桥杯单片机DS18B20代码注释及部分
时序图
#include#include#defineucharunsignedchar#defineuintunsignedintsbitDQ=P1^
喵小橙
·
2020-07-05 00:22
Spring之Spring IoC
时序图
目录
时序图
预览一、核心类1、BeanFactory2、BeanDefinition3、BeanDefinitionReader二、定位1、DispatcherServlet2、ClassPathXmlApplicationContext3
程大帅气
·
2020-07-04 23:44
spring
java
Reactor
Reactor事件驱动的两种设计实现：面向对象VS函数式编程内容目录：Reactor实现架构对比面向对象的Reactor方案设计函数式编程的Reactor设计示例对比两者的
时序图
对比结论Reactor事件驱动的两种设计实现
lusic01
·
2020-07-04 23:05
OV2640帧率的计算
从
时序图
看，１帧的时间Tframe=672*Tline,Tline=1190Tp,Tp与sensor寄存器(FF=1)0x11有关:Tp=XVCLK/(CLKRC[5:0]+1),XVCLK为外部输入的频率
青蛙嘎嘎
·
2020-07-04 23:46
zynq7000 采用
AXI
+ EMIO模拟SCCB接口控制ov5640
linux的i2c驱动模型比较复杂，控制ov5640这种SCCB接口非标准的I2C比较困难；采用
AXI
+EMIO接口，模拟SCCB接口协议控制ov5640更加简洁硬件PL端采用2个EMIO口:一个EMIO
luo_xian_neng
·
2020-07-04 23:03
Xilinx
Zynq7000开发
zynq-7000系列基于zynq-7015的vivado初步设计之linux下控制PL扩展的光以太网（1000BASE-X）
初步设计之linux下控制PL扩展的以太网（1000BASE-X）作者：卢浩时间：2017.2.13转载请注明出处嵌入式爱好者开发群：122879839打开vivado，基于zynq-zed工程，添加IP->
AXI
1G
仙神
·
2020-07-04 23:17
ARM-LINUX
ZYNQ
ZYNQ 、
AXI
协议、PS与PL内部通信
ZYNQ、
AXI
协议、PS与PL内部通信三种
AXI
总线分别为：
AXI
4：（Forhigh-performancememory-mappedrequirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口
liuzq
·
2020-07-04 22:32
电路编辑器
DMA在Vivado和SDK应用解读
在“ZynqDMA的简单介绍”中，我推荐了一篇DMA的应用实例，如下链接：http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.html
水田在奋斗
·
2020-07-04 22:09
Zynq
保留DDR内存作为外设访问
最近使用xilinx的zynq，需要完成FPGA和ARM的
AXI
协议通讯，通过增加linux内核启动参数mem=1008M保留了顶部的16M内存空间用来读写数据，FPGA以DMA方式来访问这个内存空间，
linyangspring
·
2020-07-04 21:41
linux
驱动
使用 .NET Core 开发 BT Tracker 服务器
整个过程的
时序图
如下：在这里BTTracker充当的角色就是一个通讯员的角色，它的
li123128
·
2020-07-04 21:51
ZYNQ 的三种GPIO ：MIO EMIO
AXI
_GPIO 小节
我们先看有哪三种GPIO：MIO、EMIO、
AXI
_GPIO。其中MIO和EMIO是直接挂在PS上的GPIO。而
AXI
_GPIO是通过
AXI
总线挂在PS上的GPIO上。我们先
七水_SevenFormer
·
2020-07-04 21:34
FPGA基础知识
ZED Board从入门到精通（二）：
AXI
简介
距离上次发帖时间有点长了，其实这段时间一直在思考。市面上已经有专门讲ZYNQ的书籍了，我看过的有这两本。这两本书怎么说呢，我觉得第二本更像是官方文档的堆砌吧（不喜勿喷），洋洋洒洒近600页，真正我想看的内容却少之又少。第一本书更适合入门（其实相当于傻瓜教程，你拿到书，拿到板子之后马上就能开始做实验），但语法错误、名词错误、软件版本不同造成的错误有很多，附加的光盘第一个实验内容就有错！有时辛辛苦苦搭
卜居
·
2020-07-04 20:34
FPGA
高性能计算——FPGA篇
示波器观察IIC通讯协议-STM32F4读写24C08EEPROM
时序图
-新人首更
示波器观察时序不是因为好奇，是因为遇到了问题STM32F4探索者开发板板载24C02EEPROM，自制了一块开发板，需要存储容量更大的24C08A芯片，焊接后发现开发板上能成功运行的程序，在自己的板子上无法运行，24C08和24C02贴片封装一样，制板时也没仔细看24Cxx系列数据手册，照着ExploerSTM32F4_V2.2_SCH设计了电路，发现问题后详细读了24Cxx系列手册，发现电路可以
kemu_kaijie
·
2020-07-04 20:36
STM32F4
AXI
总线之DMA的实现
在zynq系列中，PS与PL的数据交互主要通过
AXI
总线进行，对于少量数据的传输（如寄存器配置、状态信息获取等）常常采
AXI
4-LITE。对于大量的、高速的数据传输，常采用
AXI
4-FULL。
kemi450
·
2020-07-04 20:05
HLS
AXI
ZCU102 入门Tips
##################################################################################【一些宏定义位置】：新定义的IP，如
AXI
_TO_LED
kanojoy
·
2020-07-04 20:17
SPI总线方式实现基于xpt2046的AD转换和PWM
XPT2046
时序图
SPI总线写数据，赋予DIN数据->上升沿写入voidSPI_Write(uchardat){uchari;CLK=0;for(i=0;i>7;//右移七位，最高位先写入datSPI
jmujsc
·
2020-07-04 20:49
C51
Zynq-Linux移植学习笔记之26-PCIE端节点通过DMA访问内存失败问题解决
通过调研，在交换芯片领域，国内的盛科做的不错，于是选用了盛科的40G交换芯片替代博通的56846.局部硬件简图如下：如上图所示，ZYNQ中使用了
AXI
_PCIEIP核，作为PCIERC节点，交换芯片作为
Felven
·
2020-07-04 19:05
Felven在职场
AMBA总线协议AHB、APB、
AXI
对比分析
高级处理器总线架构AHB(AdvancedHigh-performanceBus)高级高性能总线ASB(AdvancedSystemBus)高级系统总线APB(AdvancedPeripheralBus)高级外围总线
AXI
ivy_reny
·
2020-07-04 19:36
计算机体系结构
zynq中三种实现GPIO的方式
方式是使用PS部分的GPIO模块来实现GPIO功能的，支持54个MIO（可输出三态）、64个输入和128个输出（64个输出和64个输出使能）EMIO而IP方式是在PL部分实现GPIO功能，PS部分通过M_
AXI
_GP
husipeng86
·
2020-07-04 18:03
zynq
UML详解，详细介绍什么是UML:
UML的定义包括UML语义和UML表示法两个元素2.UML是由一堆图组成的，包括：用例图、类图、对象图、状态转换图、活动图、
时序图
、包图、协作图、构件图、部署图等。
X兄
·
2020-07-04 17:43
ZYNQ-Linux设备树驱动下的双DMA循环切换传输数据
系统框图如下：通过
axi
-gpio
天使之猜
·
2020-07-04 17:03
zynq
linux
嵌入式
Xilinx Zynq器件要点（2）
作者：Hello，Panda1.3互连接口PS对外的互联接口包括：四个64bit高速
AXI
_HPSlave接口，最高时钟为150MHz；两个32bit低速
AXI
_GPSlave接口和两个32bitAXI_GPMaster
_Hello_Panda_
·
2020-07-04 17:14
xilinx随笔
[SV]SystemVerilog中forever begin end導致的Hang死
3、防守的辦法是給if條件後面加上else分支，在else中做一個延時：@
axi
_
gsithxy
·
2020-07-04 16:43
SystemVerilog
1 PlantUML 简介及语法、图标和示例
1.描述和安装程序员难免要经常画流程图，状态图，
时序图
等。以前经常用visio画，经常为矩形画多大，摆放在哪等问题费脑筋。有时候修改文字后，为了较好的显示效果不得不再去修改图形。
向阳的味道
·
2020-07-04 16:26
ZYNQ-7000 SoC几种DMA的区别与对比
一、
AXI
总线与DMA对于ZYNQ，掌握PS与PL的高速接口；掌握几种DMA的区别与用法；能够编写基于
AXI
-4总线的用户IP且打包，意味着对ZYNQ器件的掌握已经进入了真正的入门，或中级水平。
刘小狼
·
2020-07-04 15:06
FPGA
【zynq】vivado sdk没有自动生成驱动
点击ModifythisBSP‘sSettings可以看到，新加入的
axi
_bram的驱动是none。
@darcy
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2020-07-04 15:01
zynq
简单、规范的Linux下的ds18b20驱动（基于mini2440开发板，2.6.29内核）
blog.csdn.net/sg131971/article/details/7069118http://blog.csdn.net/xgg0602/article/details/7058071ds18b20的
时序图
如下
dreamgirl55555
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2020-07-04 15:02
Linux内核驱动
ZYNQ笔记（7）：
AXI
从口自定义IP封装
使用
AXI
_Lite从口实现寄存器列表的读写，并且自己封装为一个自定义IP，以便以后使用。本次记录的是M_
AXI
_GP0接口，此接口是ARM作为主机，FPGA作为从机，配置FPGA的寄存器或者RAM。
djue7752
·
2020-07-04 14:48
【转】
AXI
_Lite 总线详解
目录：·1.前言·2.
AXI
总线与ZYNQ的关系·3
AXI
总线和
AXI
接口以及
AXI
协议·3.1
AXI
总线概述·3.2
AXI
接口介绍·3.3
AXI
协议概述·3.4
AXI
协议之握手协议·3.5突发式读写·
djue7752
·
2020-07-04 14:48
AXI
_BVALID/
AXI
_BREADY的异步处理
AXI
_BVALID/
AXI
_BREADY的异步处理
AXI
_BVALID/
AXI
_BREADY的异步处理本质上是单比特信号的异步处理，但其对持续总cycle数也需要保持一致。
design_simply
·
2020-07-04 14:44
FPGA
Markdown插入图表
链接：https://www.jianshu.com/p/3cf83d22dd3dMarkdown图表语法本文介绍如何用Markdown的mermaid等语法插入
时序图
、流程图、甘特图如果是想学习Markdown
dechen6073
·
2020-07-04 14:37
如何在vivado中使用
AXI
IP核搭建ZYNQ 7000平台(以spi IP核为例)
新建vivado工程打开vivado软件，我这里使用的是vivado2019.1，单击createproject来创建一个新的工程。单击next继续下一步。输入工程名称和工程文件位置，单击next继续下一步。按默认选择，单击next继续下一步。根据实际应用型号选择对应的soc型号，单击next继续下一步。单击finish完成工程的创建。添加ZYNQCPUIP核单击createblockdesign
踏雪@无痕
·
2020-07-04 14:27
ZYNQ
vivado
通过源码去认知Netty-NIO封装
目录目标io.netty.channelio.netty.bootstrapNIO封装图示主要类关系图写操作与读写事件
时序图
NIOEventLoop的行为NioEventLoopGroupNIOEventLoopNioServerSocketChannelNioSocketChannel
HS_Henry
·
2020-07-04 13:19
RPC
DMA技术和及其SG模式
DMA技术
AXI
直接数值存取（DrectMemoryAccess，DMA）IP核在
AXI
4内存映射和
AXI
4流IP接口之间提供高带宽的直接内存访问。
chinamaoge
·
2020-07-04 13:35
DMA
ZYNQ芯片
AXI
协议和PL和PS接口互联
AXI
协议Zynq可扩展平台的性能不仅在于PS与PL的功能强大，最大的优势在于能把二者联合起来使用以形成完整体系。其中，起到至关重要作用的就是通过
AXI
总线协议实现两部分的紧密联合。
chinamaoge
·
2020-07-04 13:35
FPGA
AXI
ZYNQ
ZYNQ-702裸机之MIO使用
ZYNQ-702裸机之MIO使用1.硬件环境搭建-将时钟从PS的FCLK_CLK0连接到PL的M_
AXI
_GP0_ACLK-双击ZYNQ，进行下图操作-702的MIO10连接着LED–DS23然后进行，
chaorwin
·
2020-07-04 12:35
ZYNQ入门系列
zcu102_8_
AXI
_STREAM实现
AXI
_DMA
文章目录
AXI
_STREAM的时序AXIDirectMemoryAccessAXI4-StreamDataFIFO自定义数据源IP配置PS模块完整BlockDesignPS编程特别注意本文配套源码工程已上传至
bt_
·
2020-07-04 12:56
FPGA
zcu102_4_
AXI
_GPIO实现按钮控制LED及PS响应PL中断
本文配套原码工程已上传至https://download.csdn.net/download/botao_li/10909283
AXI
_GPIOAXIGPIO模块将PL端连接的GPIO信号通过
AXI
接口与
bt_
·
2020-07-04 12:56
FPGA
PS 和 PL 互联技术之
AXI
接口
（一）
AXI
接口如何设计高效的PL和PS数据交互通路是ZYNQ芯片设计的重中之重。
肃宁老赵
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2020-07-04 12:00
ZYNQ
玩转zynq7020开发板——PS利用
AXI
接口读取STLM75和XADC
下面分享我的试用笔记:PS利用
AXI
接口读取STLM75和XADC。由于Zturn的iic温度传感器接在PL上，所以利用
AXI
接口使用AXIIICIP。
bishen1574
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2020-07-04 12:52
zynq平台PS端对DDR绝对地址访问
当PL端需要通过
AXI
总线访问DDR时，而PS端同样要访问到DDR，为了实现PL和PS对相同地址访问，可以通过定义变量到绝对地址的方法。
apple^?
·
2020-07-04 11:02
电子电路
zynq
Xilinx FIFO使用小结
接口类型选择Native，SOC芯片上也可以根据需要选择
AXI
接口。选择存储器类型：可以用块RAM、分布式RAM，移位寄存器和内嵌FIFO来实现FIFO。这里主要是blockRAM和distribu
alangaixiaoxiao
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2020-07-04 10:52
FPGA-Verilog
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