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Linux
axi时序图
FPGA开发——Ethernet
（LightWeightIPApplicationExamples）【LWIP协议栈】ug585/ch16GigabitEthernetController【PS端实现千兆网PS-MAC】pg138（
AXI
1G
flyaway_2019
·
2020-07-06 06:38
FPGA开发
FPGA开发——DMA
基础知识1.1官方参考资料pg021（
axi
_dma）ug585例程2.1环路测试（PS：zynq+PL：
axi
_dma+fifo）ZYNQ基础系列（六）DMA基本用法https://blog.csdn.net
flyaway_2019
·
2020-07-06 06:38
FPGA开发
STM32超声波测距
在单片机编程中需要与其他模块进行通信时会经常用到IIC协议和SPI协议，对于新人来说，这两个协议理解起来简单但实际自己写底层协议的时候却很麻烦，参照着
时序图
问题还是很多，撸代码撸不下去索性就拿来直接用。
枫沉枯绿
·
2020-07-06 05:11
Zynq MPSoC 官方Linux DMA驱动调试
ZynqMPSoCLinux官方DMA驱动调试前言Zynq平台下DMA驱动主要有官方在用户层控制的和某大神写的
axi
_dma驱动，今天主要用官方的进行测试。
Donce Jiang
·
2020-07-06 05:29
zynq
ZCU106 VCU Linux驱动转裸机驱动篇（四）
开始首先上一张编码器的图：从图中可以看出，编码器由一个MCU控制，然后通过
AXI
总线和外面数据交互，然后APU通过邮箱和MCU进行数据通信以及交互下面是我们开修改过的probe函数，用在裸机上的，然后虽然名字没变
Donce Jiang
·
2020-07-06 05:58
VCU
zynq
ARM
Django Markdown插件mdeditor的使用
支持TOC目录和表情；支持TeX,流程图、
时序图
等图表扩展。可自定义Editor.md工具栏。提供了MDTextField字段用来支持模型字段使用。提供了MDTextFormField字段
lunarian
·
2020-07-06 05:57
python
django
markdown
从
时序图
出发详解PC算法
在分布式系统中，为了保证数据的高可用，通常，我们会将数据保留多个副本(replica)，这些副本会放置在不同的物理的机器上。为了对用户提供正确的增\删\改\差等语义，我们需要保证这些放置在不同物理机器上的副本是一致的。而PC则是为了解决不同物理机器上的副本的事务数据一致性的问题。在分布式系统中事务与单机应用事务不一样的地方是：可能会因为服务宕机或者网络不通的情况而导致数据不一致，接下来让我们按照这
吃琛了
·
2020-07-06 03:43
分布式
ZYNQ-实现PL和PS端的协调设计
zedboard、PYNQ-Z2STEP1：BD设计和上次的工程类似这里的话不在重复，大家新建BD后进行添加ZYNQ7的ip核，打开后先不要对默认引脚进行修改，由于我们要PS和PL端进行联合使用，所以要用
AXI
Vuko-wxh
·
2020-07-06 03:56
#
ZYNQ
Verilog小练习- 看时序写代码（01--02）
写在前面整理一些简单的根据
时序图
编写Verilog代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。
Vuko-wxh
·
2020-07-06 03:56
#
Verilog知识专题
2020.5.20 Xilinx FPGA Zynq DMA驱动
PL端参考本文：http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.htmlhttps://blog.csdn.net/qq
Kang.lee
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2020-07-06 02:12
pynq
FPGA
嵌入式linux
ZYNQ
AXI
4(
AXI
-full)总线学习（二） 建立仿真
1.简述使用vivado自定义封装
axi
-fullmasterIP，同时也封装一个slaveIP方便仿真观察信号。
宏强子
·
2020-07-06 02:49
zynq学习记录
zynq
axi
总线
vivado自定义axi
IP
ZYNQ--从入门到起飞--
AXI
总线接口分析(LITE)
在ZYNQ中有支持三种
AXI
总线，拥有三种
AXI
接口，当然用的都是
AXI
协议。
ZKERK
·
2020-07-06 02:16
ZYNQ
P2中ZYNQ的PS控制PL端LED
第一个ZYNQ的实验，用于熟悉开发环境和板卡，通过GPIO控制LED，由于P2在ps端没有LED，所以需要通过
axi
总线控制PL端LED。
LYC_0504
·
2020-07-06 02:34
ZYNQ
ADV7179/Max9218,hgd项目总结分析
关于怎么使用IP
时序图
。别人都提供了哪些信息。1、有几根信号线，各个信号线都有什么作用。各个信号线的对应时序。需要测试验证。3.功能实现及操作流程。
赤金
·
2020-07-06 02:30
CNN在ZYNQ上的实现
ZYNQ通过引入最新的高速
AXI
-4总线，可轻松实现外设的扩展与高速互访。ZYNQSoC十分适用于硬件
W,Haixin
·
2020-07-06 02:39
FPGA与硬件加速
ZYNQ入门(一)-
AXI
总线
ZYNQ_
AXI
总线文章目录ZYNQ_
AXI
总线AcceleratorCoherencyPort,
AXI
_ACP(加速一致性接口)HighPerformance,
AXI
_HPGeneralPort,
AXI
_GPaxi_interconnectchannelprotocolsummaryAXI
hhhhorrible
·
2020-07-06 02:01
DSP
fpga
UML建模之
时序图
（重点讲矩形长条的连续与间断）
时序图
（SequenceDiagram，是交互图的一种，另一种交互图是协作图，这两种图在Rose中可以相互转化）用来描述按时间顺序排列的对象之间的交互，它强调对象之间消息传递的时间顺序（协作图强调对象之间的交互关系
iRich_全栈
·
2020-07-06 02:21
UML
ZYNQ学习笔记——
AXI
_GPIO
AXIGPIO触发中断，控制PS端的LED亮灭/**main.c**Createdon:2020年3月12日*Author:*/#include"xparameters.h"#include"xgpiops.h"#include"xgpio.h"#include"xil_exception.h"#include"xscugic.h"#include"xil_printf.h"#include"sl
Bronceyang131
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2020-07-06 01:40
学习笔记
ZYNQ
FPGA片上PS在SDK编译环境下调用DMA
背景：我们之前通过linux编译模式下调用DMA，testBench中运用的指令为fd=open("/dev/
axi
-dma1",O_RDWR);但是在SDK的编译环境下，系统搭建完成后就会出现Openaxi-dma1failed
祥瑞Coding
·
2020-07-06 01:55
c/c++
FPGA
FPGA实践教程（七）运用IPcore调用DDR
3.
axi
祥瑞Coding
·
2020-07-06 01:55
FPGA
FPGA实践教程
xilinx DMA IP核(一) —— loop测试 代码注释
本篇笔记中的代码来自：米联科技的教程“第三季第一篇的DMA_LOOP环路测试”硬件的连接如下图所示：图：DMALoopBlockDesign橘色的线就是DMA加FIFO组成的一个LOOP循环，红色圈圈是
AXI
_LITE
weixin_34319999
·
2020-07-06 01:23
FPGA设计——正弦信号发生器
DDS原理DirectDigitalfrequencySynthesis如下图所示：3.DAC原理这里DAC采用TLC5620，下面分别给出DAC的原理图和
时序图
。
weixin_34146986
·
2020-07-06 00:01
Spark2.4.0源码分析之WorldCount Stage提交顺序(DAGScheduler)(五) ...
WorldCountStage提交顺序(DAGScheduler)(五)更多资源github:https://github.com/opensourceteams/spark-scala-maven-2.4.0
时序图
weixin_34144450
·
2020-07-06 00:57
Linux内核设计的艺术：图解Linux操作系统架构设计与实现原理
结合真实的源码、349幅内核运行
时序图
和详细的文字描述，以一种开创性的方式对Linux内核进行了极为直观和透彻地阐述，读者可通过阅读本书提出自己的
weixin_34023982
·
2020-07-05 23:02
【Raspberry Pi】DHT11 温度湿度传感器数据读取
时序图
参考厂家说明书：DHT11数字湿温度传感器的原理和应用范例四个阵脚连接：VCC接3.3伏电源，Dout接GPIO口，我接的是物理12针脚，NC留空，GND接地。
weixin_33918114
·
2020-07-05 23:18
UML建模之
时序图
（Sequence Diagram）
一、
时序图
简介（Briefintroduction）二、
时序图
元素（SequenceDiagramElements）角色（Actor）对象（Object）生命线（Lifeline）控制焦点（FocusofControl
weixin_33695450
·
2020-07-05 22:07
MicroBlaze
AXI
总线 GPIO中断使用（On Atyls Board）
于是就自己折腾着学习
AXI
的中断使用。其实基于PLB和基于
AXI
中断的使用并没有什么区别，我本人也是对照着PLB总线的源代码学习的
AXI
中断的使用。
weixin_30797027
·
2020-07-05 22:28
都是stm32的JTAG引脚惹的祸
吧啦吧啦的查询
时序图
，修改修改，加延时。。。。然而并没有什么卵用！唉，都让我怀疑是不是引脚接错了，反复测量后发现引
weixin_30740295
·
2020-07-05 21:17
基于ZYNQ的双核启动与通信问题解决
ZynqSoC配备256KB的片上SRAM，可从以下四个源地址进行访问：•利用侦测控制单元（SCU）从任意内核进行访问；•利用SCU通过
AXI
加速器一致性端口（ACP）从可编程逻辑进行访问；•利用片上存储器
weixin_30735391
·
2020-07-05 21:12
Zynq Cache问题的解决方法
blog/static/3457262020179109245981/http://blog.csdn.net/waterhawk/article/details/50723677个人理解，如果使用的
AXI
_HP
weixin_30732825
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2020-07-05 21:40
S03_CH06_
AXI
_VDMA_OV7725摄像头采集系统
S03_CH06_
AXI
_VDMA_OV7725摄像头采集系统本课程将对Xilinx提供的一款IP核——AXIVDMA(VideoDirectMemoryAccess)进行详细讲解，为后续的学习和开发做好准备
weixin_30412013
·
2020-07-05 20:45
lvds接口介绍
spi总线配置，需要由FPGA提供行、场信号，imx264根据接收到的行场信号输出四路数据，FPGA用lvdsIP核接收这四路数据，然后还原成正确的像素，再产生相应的行场，与数据一起送给后端显示3.时序由
时序图
可以看到
weixin_30407613
·
2020-07-05 20:07
xilinx 自定义IP 生成vhdl文件 探索
//大结构就两个entitymy_
axi
_ipis，architectureIMPofmy_
axi
_ipis////architectureIMPofmy_
axi
_ipis里面有两个元件调用一个是自定义
weixin_30349597
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2020-07-05 20:51
DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）
这部分的讲述运用DDR3的简化
时序图
。DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指
weixin_30299709
·
2020-07-05 20:30
华为技术支持面试
我大概面了15分钟，首先是三分钟的中文自我介绍，然后针对简历提问，被问到毕业课题，而且问得比较详细，叫我画出整个方案的框架图，I2C,LCD的
时序图
，项目工程中遇到的最大问题是什么？如何解决？
若现
·
2020-07-05 19:12
公司笔试题
ZYNQ petalinux 设备树驱动双DMA循环切换传输数据
通过
axi
-gpio启动数据源产生数据，数据流再通过DMA切换模块分批次将数据送往DMA。每个DMA发送20万
四叶草听雪
·
2020-07-05 19:25
ZYNQ 在linux 通过
AXI
_GPIO操作电平
在petalinux通过
AXI
_GPIO操作电平,以zynq为例，vivado工程：
axi
_gpio_n都是选择的一位输出：管脚约束：set_propertySEVERITY{Warning}[get_drc_checksUCIO
四叶草听雪
·
2020-07-05 19:24
Zynq的PL-PS中断在设备树中的描述
http://blog.csdn.net/klaus_wei/article/details/42915545dma-channel@40400000{compatible="xlnx,
axi
-dma-mm2s-channel
躺着的树懒
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2020-07-05 19:34
4. MIZ7035 HDMI测试【PCIE视频传输】
1MIZ7035的HDMI工程建立将上次用到的MIG_
AXI
工程拿来进行HDMI的工程建立。不像ZCU102的开发板那样用GT收发器，MIZ7035的HDMI接口是靠PL的逻辑来实现输入输出的。
vacajk
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2020-07-05 19:27
Xilinx
FPGA
ZYNQ学习：GPIO、MIO、EMIO的区别
芯片型号：XC7Z010-1CLG400CVivado版本：2016.1点亮流水灯，共使用了三种方式：（1）PS通过MIO点亮PS端LED（2）PS通过EMIO点亮PL端LED（3）PS通过
AXI
点亮PL
FPGA难得一P
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2020-07-05 19:50
ZYNQ基础
接口与协议学习笔记-AMBA片上通信协议_APB_AHB_
AXI
_
AXI
4不同版本（二）
随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线标准。其中，由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA协议的演进AMBA1只有A
Paul安
·
2020-07-05 18:36
Xilinx ZYNQ 7000+Vivado2015.2系列（六）创建一个基于
AXI
总线的GPIO IP并使用
前言：FPGA+ARM是ZYNQ的特点，那么PL部分怎么和ARM通信呢，依靠的就是
AXI
总线。这个实验是创建一个基于
AXI
总线的GPIOIP，利用PL的资源来扩充GPIO资源。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（十五）
AXI
Timer 用户定时器中断控制LED
前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统。板子：zc702。实现功能如下：1.通过串口打印信息询问你要按SW5还是SW7；2.当正确的按键被按下，定时器启动，关闭ledDS23；3.当定时器溢出后触发中断，开启DS23，系统回到1。我们用一个AXIGPIO连接到SW5，EMIO连接SW7，MIO连接DS
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察
AXI
总线读、写时各信号的时序
前面一节我们学会了创建基于
AXI
总线的IP，但是对于
AXI
协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察
AXI
总线的信号。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、
AXI
_GPIO
前言：ZYNQ7000有三种GPIO：MIO，EMIO，
AXI
_GPIOMIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；
AXI
_GPIO
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于
AXI
总线）
上一节我们观察了
AXI
总线的信号，了解了基于
AXI
总线读写的时序，这一节我们继续探索基于
AXI
总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
AXI
4协议学习（二）：burst & 读写response
复习：
AXI
协议中用到的一些术语AXITransaction：thecompletesetofrequiredoperationsontheAXIbusformtheAXITransactionAXIBurst
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
AXI
4协议学习（三） Transaction属性（ARCACHE和AWCACHE信号）
Modifiable和Non-modifiabletransaction注：用AxCACHE[3:0]表示ARCACHE[3:0]信号或者AWCACHE[3:0]信号Non-modifiabletransaction★Non-modifiable：当AxCACHE[1]=Low，则是Non-modifiable★Non-modifiabletransaction不能被拆分成多个transactio
风吹哪儿呢
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2020-07-05 18:37
AXI学习
AXI
4协议学习（一）：VALID和READY握手信号
建议读者参考"AMBA®
AXI
™andACE™ProtocolSpecification：
AXI
3™,
AXI
4™,andAXI4-Lite™ACEandACE-Lite™"下载地址链接：https://
风吹哪儿呢
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2020-07-05 18:37
AXI学习
Xilinx FPGA Microblaze
AXI
_IIC使用方法及心得
本次先着重讲下
AXI
_IIC核的使用，后续还会包括以下模块UART_
AXI
核使用及
AXI
总线详解QSPI_
AXI
核的使用
AXI
_DMA与
AXI
_FIFO使用，实现PS与PL端数据
NjustMEMS_ZJ
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2020-07-05 17:40
ZYNQ
基础教程
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