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Linux
axi时序图
在51单片机上使用DS1302
1、硬件电路2、程序SCLK、IO、RET三个口都要接上拉电阻，实验中SCLK接P0.3,I/O接P0.4，RET接P0.5根据DS1302的
时序图
，往DS1302中写数据时，RST先要有一个上升沿。
qq_40868343
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2020-07-05 08:26
8051F410
Xilinx zynq7000
PL和PS数据传输的高效接口有两个：
AXI
（PS主动）和ACP（PL主动）。PL访问DDR可通过
AXI
接口，可配置成32-bit或者64-bit。PS端
LFZT
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2020-07-05 07:11
1
ZYNQ下Linux驱动代码的编写
裸机不在本文范围内（一直觉得xilinx的SDK做的比较烂，不想用）），PL和PS之间的通信总线是基于
AXI
总线（关于这个总线自己去查，他有好几种方式，我不管了），一般情况下PL
叫啥才能不重名呢
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2020-07-05 07:04
基于
AXI
VDMA的图像采集系统
本课程将对Xilinx提供的一款IP核——AXIVDMA(VideoDirectMemoryAccess)进行详细讲解，为后续的学习和开发做好准备。内容安排如下：首先分析为什么要使用VDMA、VDMA的作用；然后详细介绍VDMA的特点、寄存器作空间；最后阐述如何使用VDMA，包括IP核的配置方法、代码编写流程等。本章主要是理论学习，学习完本章，会对VDMA有全面的认识，有利于学习后续的图像生成、视
大器晚不成
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2020-07-05 06:13
zynq
framebuffer
AXIS
AXI
VDMA
AXI
VDMA使用
很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。一：xilinxvdmaIP例化以及接口介绍上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍：FrameBuffers：选择vdma缓存几帧图像，这里默认是写通道和读
大器晚不成
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2020-07-05 06:41
zynq
AXI
VDMA
在EBAZ4205 zynq7010上运行
AXI
_DMA中断回环测试
在EBAZ4205zynq7010上运行
AXI
_DMA_loop_interrupt整体的布局图这是上面的一张接口图下面对每个模块附上截图
AXI
_DMA的输出mm2s_introut、s2mm_introut
暖暖的时间回忆
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2020-07-05 05:19
EBAZ4205
PYNQ（zynq） PS端+PL端gpio使用 实现软件驱动按键点led灯
实现功能PS端和PL端是通过
AXI
总线通信。
rrr2
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2020-07-05 05:56
PYNQ
vivado中ZYNQ详解(主要用于PS和PL之间的工作衔接)
可进qq群进行相关Verilog知识交流：1073030956
AXI
的理解
AXI
（AdvancedextensibleInterface）协议主要描述了Master设备和Slave设备之间的数据传输方式
悟影生
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2020-07-05 05:36
PYNQ-Z2
zynq 7000 zedboard通过
AXI
_GPIO IP核使用按键控制led灯
开发板：Zedboard开发环境：XilinxVivado+SDK-2018.3+W10
AXI
_GPIO实际是PL端的IO管脚挂载在AXIGP总线上，通过PS端来控制的接口，使用时需要消耗PL端资源。
浪漫哈哈镜
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2020-07-05 04:04
zynq
FPGA Vivado
AXI
_DMA IP介绍
AXIDMA在内存和
AXI
4-Stream目标外设之间提供高带宽直接内存访问。其可选的分散/收集功能还可以从中央处理单元（CPU）卸载数据移动任务。
风中少年01
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2020-07-05 03:26
ZYNQ
AXI
4_full协议详解
AXI
4-full协议介绍
AXI
4.0-full包含突发控制信号，所以可以进行突发传输，在只指定一次地址后，可以一次传输多达256个数据(数据的宽度取决于带宽)。
theboynoName
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2020-07-05 03:43
zynq
ZYNQ: VDMA + VTC +
AXI
4-Stream to Video Out 调试
AXI
4-StreamtoVideoOut的locked锁不住信号解决方案：DescriptionAnIssuecanariseinVideodesignswheretheAXI4-StreamtoVideoOutdoesnotlock.Thisarticlelistsgeneralguidelineonhowtodebugthisproblem.SolutionInsituationswhere
Asnows
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2020-07-05 03:55
PCIe to
AXI
Translation——PCIe 内存空间到
AXI
内存空间的转换
PCIetoAXITranslation——PCIe内存空间到
AXI
内存空间的转换UltraScale系列芯片包含PCIe的Gen3IntegratedBlockIP核在内的多种不同功能的IP核都会有一页设置为
WinThor_2015
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2020-07-05 03:43
KCU105开发板
VIVAD与ZYNQ
VIVADO
学习笔记20151211——
AXI
4 STREAM DATA FIFO
AXI
4STREAMDATAFIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。
WinThor_2015
·
2020-07-05 03:42
VIVAD与ZYNQ
GD32实战10__I2C
知识点掌握I2C总线如何看
时序图
如何使用I2C接口的器件，例如AT24C02原理I2C/IIC（集成电路总线）是philips推出的一种串行总线。
ya!FOOD!
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2020-07-05 03:28
ARM
Box-Jenkins 建模流程
Box-Jenkins建模流程图1.检验平稳性(1)做
时序图
(2)AugmentedDickey-Fuller检验存在单位根，如果不存在单位根进入第2步(3)如果存在单位根不能拒绝原假设，及序列不平稳，
三石弟弟
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2020-07-05 02:25
数据挖掘
ZYNQ
AXI
DMA调试细节
本文介绍ZYNQAXIDMA的简单模式使用方法，查询模式（poll），不使用中断，32bit。1.有关DMA的函数调用，去参照DMA的官方例程。所有的外设都是有ID的，先建立一个结构体，初始化外设，把外设的基地址赋值给结构体，对结构体进行赋值就是写相应的寄存器，控制DMA工作。所有的外设都有寄存器手册，自己去下载，直接看寄存器空间registerspace就可以了，例如DMA的寄存器手册。DMA有
同年纪_
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2020-07-05 02:40
zynq
单片机——温度传感器
有关DS18B20的详细资料，可以点击这里，首先我们需要根据DS18B20的
时序图
特性写代码进行初始化，启动温度转换，读暂存器等一些操作。将读好的数据转换成我们需要的float
Strive--顾
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2020-07-05 01:59
单片机学习
Python绘图Turtle库，改变原点坐标，建立平面直角坐标系（一）
今天本人用Python里的Trutle库，画了如上图的一个
时序图
，开始考虑的是用matplotlib模块，matplotlib有方便的数据可视化功能，能轻松画出柱状图和直方图等统计图。
peipei12138
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2020-07-05 01:06
Python
关于Verilog 写法
以下
时序图
为例。sta1信号到来后，状态机被激活，nx_stat
万里独行客
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2020-07-05 01:45
FPGA
xilinx
fpga
Zynq
AXI
-GPIO
硬件：XilinxZynq-7000SoCZC706版本:vivado2015.4Zynq上有三种GPIO方式，
AXI
-GPIO是其中一种，需要创建一个
AXI
-GPIO核，
AXI
总线连接至ZYNQ。
决战北京城
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2020-07-05 01:46
嵌入式
zynq
xilinx
Xilinx火龙果学习笔记(3)---GPIO的使用
Xilinx火龙果学习笔记(3)—GPIO的使用由于我选择的项目是需要使用外设的，所以这里只介绍
AXI
-GPIO的使用。EMIO与MIO的使用网上是能找到资料与源码的。
狼逍豪
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2020-07-05 01:43
Xilinx火龙果
zynq中各种GPIO方式的区别：MIO，EMIO，
AXI
_GPIO 核
因为我自己不自然就只会用自己的最熟悉的方案来实现，所以在此总结一下；很多帖子讨论这个，当然是因为简单了；但是好像都没有整理完整ZYNQ中GPIO有四种，其中PS中MIO/EMIO两种，而PL中同样有两种情况，
AXI
_GPIO
宁静海111
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2020-07-05 01:11
vivado
Zynq-PL中创建
AXI
Master接口IP及
AXI
4-Lite总线主从读写时序测试
转载：原文http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0.引言通过之前的学习，可以在PL端创建从机模式的
AXI
接口IP核。
宁静海111
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2020-07-05 01:11
vivado
【JokerのZYNQ7020】LINUX_ETHERNET_MTU_9K。
底图相对前一篇稍微做了点修改，加上了DMA的LOOP回环，倒不是因为ETHERNET_9K需要这样搞，而是为了后面做LINUX这边跑
AXI
_DMA时候，底图就不用做修改了而已，如果只想做ETHERNET
Joker_是小王。
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2020-07-05 01:42
JokerのZYNQ7020
ZYNQ学习之PL和PS接口
ZYNQ学习之PL和PS接口1、PL和PS的接口类型总共有两种：(1)功能接口：
AXI
、EMIO、中断、DMA流控制、时钟调试接口。
miss_youhappy
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2020-07-05 00:32
嵌入式编程之
时序图
讲解
*******************************************************************************************Name:嵌入式之
时序图
讲解
clint_wang
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2020-07-05 00:49
知识点总结
蓝桥杯单片机DS18B20代码注释及部分
时序图
蓝桥杯单片机蓝桥杯单片机DS18B20代码注释及部分
时序图
#include#include#defineucharunsignedchar#defineuintunsignedintsbitDQ=P1^
喵小橙
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2020-07-05 00:22
Spring之Spring IoC
时序图
目录
时序图
预览一、核心类1、BeanFactory2、BeanDefinition3、BeanDefinitionReader二、定位1、DispatcherServlet2、ClassPathXmlApplicationContext3
程大帅气
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2020-07-04 23:44
spring
java
Reactor
Reactor事件驱动的两种设计实现：面向对象VS函数式编程内容目录：Reactor实现架构对比面向对象的Reactor方案设计函数式编程的Reactor设计示例对比两者的
时序图
对比结论Reactor事件驱动的两种设计实现
lusic01
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2020-07-04 23:05
OV2640帧率的计算
从
时序图
看，１帧的时间Tframe=672*Tline,Tline=1190Tp,Tp与sensor寄存器(FF=1)0x11有关:Tp=XVCLK/(CLKRC[5:0]+1),XVCLK为外部输入的频率
青蛙嘎嘎
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2020-07-04 23:46
zynq7000 采用
AXI
+ EMIO模拟SCCB接口控制ov5640
linux的i2c驱动模型比较复杂，控制ov5640这种SCCB接口非标准的I2C比较困难；采用
AXI
+EMIO接口，模拟SCCB接口协议控制ov5640更加简洁硬件PL端采用2个EMIO口:一个EMIO
luo_xian_neng
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2020-07-04 23:03
Xilinx
Zynq7000开发
zynq-7000系列基于zynq-7015的vivado初步设计之linux下控制PL扩展的光以太网（1000BASE-X）
初步设计之linux下控制PL扩展的以太网（1000BASE-X）作者：卢浩时间：2017.2.13转载请注明出处嵌入式爱好者开发群：122879839打开vivado，基于zynq-zed工程，添加IP->
AXI
1G
仙神
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2020-07-04 23:17
ARM-LINUX
ZYNQ
ZYNQ 、
AXI
协议、PS与PL内部通信
ZYNQ、
AXI
协议、PS与PL内部通信三种
AXI
总线分别为：
AXI
4：（Forhigh-performancememory-mappedrequirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口
liuzq
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2020-07-04 22:32
电路编辑器
DMA在Vivado和SDK应用解读
在“ZynqDMA的简单介绍”中，我推荐了一篇DMA的应用实例，如下链接：http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.html
水田在奋斗
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2020-07-04 22:09
Zynq
保留DDR内存作为外设访问
最近使用xilinx的zynq，需要完成FPGA和ARM的
AXI
协议通讯，通过增加linux内核启动参数mem=1008M保留了顶部的16M内存空间用来读写数据，FPGA以DMA方式来访问这个内存空间，
linyangspring
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2020-07-04 21:41
linux
驱动
使用 .NET Core 开发 BT Tracker 服务器
整个过程的
时序图
如下：在这里BTTracker充当的角色就是一个通讯员的角色，它的
li123128
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2020-07-04 21:51
ZYNQ 的三种GPIO ：MIO EMIO
AXI
_GPIO 小节
我们先看有哪三种GPIO：MIO、EMIO、
AXI
_GPIO。其中MIO和EMIO是直接挂在PS上的GPIO。而
AXI
_GPIO是通过
AXI
总线挂在PS上的GPIO上。我们先
七水_SevenFormer
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2020-07-04 21:34
FPGA基础知识
ZED Board从入门到精通（二）：
AXI
简介
距离上次发帖时间有点长了，其实这段时间一直在思考。市面上已经有专门讲ZYNQ的书籍了，我看过的有这两本。这两本书怎么说呢，我觉得第二本更像是官方文档的堆砌吧（不喜勿喷），洋洋洒洒近600页，真正我想看的内容却少之又少。第一本书更适合入门（其实相当于傻瓜教程，你拿到书，拿到板子之后马上就能开始做实验），但语法错误、名词错误、软件版本不同造成的错误有很多，附加的光盘第一个实验内容就有错！有时辛辛苦苦搭
卜居
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2020-07-04 20:34
FPGA
高性能计算——FPGA篇
示波器观察IIC通讯协议-STM32F4读写24C08EEPROM
时序图
-新人首更
示波器观察时序不是因为好奇，是因为遇到了问题STM32F4探索者开发板板载24C02EEPROM，自制了一块开发板，需要存储容量更大的24C08A芯片，焊接后发现开发板上能成功运行的程序，在自己的板子上无法运行，24C08和24C02贴片封装一样，制板时也没仔细看24Cxx系列数据手册，照着ExploerSTM32F4_V2.2_SCH设计了电路，发现问题后详细读了24Cxx系列手册，发现电路可以
kemu_kaijie
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2020-07-04 20:36
STM32F4
AXI
总线之DMA的实现
在zynq系列中，PS与PL的数据交互主要通过
AXI
总线进行，对于少量数据的传输（如寄存器配置、状态信息获取等）常常采
AXI
4-LITE。对于大量的、高速的数据传输，常采用
AXI
4-FULL。
kemi450
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2020-07-04 20:05
HLS
AXI
ZCU102 入门Tips
##################################################################################【一些宏定义位置】：新定义的IP，如
AXI
_TO_LED
kanojoy
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2020-07-04 20:17
SPI总线方式实现基于xpt2046的AD转换和PWM
XPT2046
时序图
SPI总线写数据，赋予DIN数据->上升沿写入voidSPI_Write(uchardat){uchari;CLK=0;for(i=0;i>7;//右移七位，最高位先写入datSPI
jmujsc
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2020-07-04 20:49
C51
Zynq-Linux移植学习笔记之26-PCIE端节点通过DMA访问内存失败问题解决
通过调研，在交换芯片领域，国内的盛科做的不错，于是选用了盛科的40G交换芯片替代博通的56846.局部硬件简图如下：如上图所示，ZYNQ中使用了
AXI
_PCIEIP核，作为PCIERC节点，交换芯片作为
Felven
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2020-07-04 19:05
Felven在职场
AMBA总线协议AHB、APB、
AXI
对比分析
高级处理器总线架构AHB(AdvancedHigh-performanceBus)高级高性能总线ASB(AdvancedSystemBus)高级系统总线APB(AdvancedPeripheralBus)高级外围总线
AXI
ivy_reny
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2020-07-04 19:36
计算机体系结构
zynq中三种实现GPIO的方式
方式是使用PS部分的GPIO模块来实现GPIO功能的，支持54个MIO（可输出三态）、64个输入和128个输出（64个输出和64个输出使能）EMIO而IP方式是在PL部分实现GPIO功能，PS部分通过M_
AXI
_GP
husipeng86
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2020-07-04 18:03
zynq
UML详解，详细介绍什么是UML:
UML的定义包括UML语义和UML表示法两个元素2.UML是由一堆图组成的，包括：用例图、类图、对象图、状态转换图、活动图、
时序图
、包图、协作图、构件图、部署图等。
X兄
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2020-07-04 17:43
ZYNQ-Linux设备树驱动下的双DMA循环切换传输数据
系统框图如下：通过
axi
-gpio
天使之猜
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2020-07-04 17:03
zynq
linux
嵌入式
Xilinx Zynq器件要点（2）
作者：Hello，Panda1.3互连接口PS对外的互联接口包括：四个64bit高速
AXI
_HPSlave接口，最高时钟为150MHz；两个32bit低速
AXI
_GPSlave接口和两个32bitAXI_GPMaster
_Hello_Panda_
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2020-07-04 17:14
xilinx随笔
[SV]SystemVerilog中forever begin end導致的Hang死
3、防守的辦法是給if條件後面加上else分支，在else中做一個延時：@
axi
_
gsithxy
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2020-07-04 16:43
SystemVerilog
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