systemverilog 第12页

VSCode配置Verilog/SystemVerilog开发环境（三）插件配置

目录Lint检查vivado绑定VSCode定义跳转/定义悬浮显示本节将要实现的功能：Lint检查vivado绑定vscode定义跳转/定义悬浮显示Lint检查如第（二）节安装VerilogHDL/SystemVerilog

X-ONE·2020-06-22 02:54

VSCode配置Verilog/SystemVerilog环境（二）插件安装

目录1.1.VerilogHDL/SystemVerilog1.2.CodeAlignment1.3.BracketPairColorizer1.4.Tabout1.5.ICON1.6.TCLLanguageSupport1.7

X-ONE·2020-06-22 02:54

Vivado使用技巧（19）：使用Vivado Simulator

VivadoSimulator基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持VHDL、Verilog、SystemVerilog和混合语言仿真。

FPGADesigner·2020-06-21 20:28

Systemverilog语言（9）-------events and inter-process communication

1.topicsevent：主要实现握手semaphores：共享资源管理mailboxes：类似FIFO，传输数据时可以作为缓存event：用->触发事件，用@触发事件。SV里面event主要用于同步，类似于用于传递的句柄，而不需要创建global的event。->触发时不会阻塞其它线程，触发事件是一次性的。@等待事件触发，会阻塞后续block执行。wait(xx.triggered)等待xx事

Chauncey_wu·2020-06-21 18:53

systemverilog随机函数

随机函数1.pre_randmosize()和post_randmosize有时需要在定义randmosize之前或之后立即执行一些操作，例如在随机前设置类型的一些非随机变量（上下限，条件值），或者在随机化之后需要计算随机数据的误差，分析与记录随机数据等。Sv中预定义的两个void类型函数。用户可以在类中定义这两个函数，分别定义随机化前和随机化后的行为。如果某个类中定义了pre_randmosiz

Chauncey_wu·2020-06-21 18:22

创建一个简单的systemverilog程序

1.Helloworld！作为一个面向对象的语言，免不了来一个国际惯例：Helloworld！下面是完整的代码：programtb();initialbegin$display("Hello,world!");endendprogram用modelsim进行编译和运行：Hello,world!代码解释：跟c语言的main函数类似，sv语言需要一个仿真开始的入口，这个入口可以是module，prog

Chauncey_wu·2020-06-21 18:22

SystemVerilog

数据类型动态数组：声明时不需要指定个数关联数组区别于动态数组的地方：索引方式；关联数组：integeras_mem[integer];queuename[$]Eachelementinaqueueisidentifiedbyanordinalnumberthatrepresentsitspositionwithinthequeue,with0representingthefirst,and$rep

constant007·2020-04-13 09:10

第二章：数据类型（续）

2.6链表SystemVerilog提供了链表数据结构，但是应该避免使用它，因为SystemVerilog提供的队列更加高效易用。

许晴125·2020-04-08 03:38

AHB—SRAMC项目（结构图，核心代码、Testbench架构）

1.2.SRAM控制单元（sramc_top.v）1.3.主要的传输路径二、结构框图2.1.AHB_SRAMC结构图（重点）2.2.总线控制单元与SRAM控制单元结构图三、部分核心代码(重点理解)四、SystemVerilogTestbench

Mr.Marc·2020-03-14 20:27

+:符号的用法

修正方法：当需要定义A[X:Y]时，可以换一种定义方式，A[BASE+:WIDTH]/A[BASE-:WIDTH]，则此时允许BASE改变，但是WIDTH是常数在systemverilog中[(320i

mudu86·2020-02-18 05:20

Cracking Digital VLSI Verification Interview 第四章

目录HardwareDescriptionLanguagesVerilogSystemVerilog对CrackingDigitalVLSIVerificationInterview：InterviewSuccess

空白MAX·2020-02-08 15:00

SystemVerilog搭建APB_I2C IP 层次化验证平台

一、前言近期疫情严重，身为社畜的我只能在家中继续钻研技术了。之前写过一篇关于搭建FIFO验证平台的博文，利用SV的OOP特性对FIFO进行初步验证，但有很多不足之处，比如结构不够规范、验证组件类不独立于DUT等问题。此次尝试验证更复杂的IP，并利用SV的更多高级特性来搭建层次化验证平台。二、APB_I2CIP概述实践出真知，于是在opencores网站上下载了个APB_I2C的IP核，便着手展开验

没落骑士·2020-02-07 22:00

如何使用for语句简化system Verilog代码

此文为"Howtouse"for"statementtofacilitatecodingwithSystemVerilog"中文版版权归作者monokent所有，转载请注明出处示例1下面是2个例子integerj

monokent·2020-02-07 05:37

在Verilog中如何使用signed信号（有符号数）

此文为"HowtousesignedvariableinSystemVerilog"中文版版权归作者monokent所有，转载请注明出处示例1在Verilog语言中，有符号数signed以2进制补码形式表示

monokent·2020-02-07 00:06

[Verilog] indexed part-select +:

Thatsyntaxiscalledanindexedpart-select.Thefirsttermisthebitoffsetandthesecondtermisthewidth.Itallowsyoutospecifyavariablefortheoffset,butthewidthmustbeconstant.ExamplefromtheSystemVerilog2012LRM

pttkvin·2020-02-05 21:00

[Verilog] indexed part-select +:

Thatsyntaxiscalledanindexedpart-select.Thefirsttermisthebitoffsetandthesecondtermisthewidth.Itallowsyoutospecifyavariablefortheoffset,butthewidthmustbeconstant.ExamplefromtheSystemVerilog2012LRM

pttkvin·2020-02-05 21:00

Vim插件支持SystemVerilog语法

github下载插件工具包$gitclonehttps://github.com/nachumk/systemverilog.vim.git将下载的文件中systemverilog.vim中的三个文件夹

gaojichengxu·2020-01-04 07:03

[SV]用SystemVerilog實現CRC算法的案例

前言：如下面的案例，生成多项式为：'b1001_0111，初始值为：'hFF，则计算CRC的代码为：programgen_crc;initialbeginbit[19:0]crc_data_in;bit[7:0]generator=8'b1001_0111;bit[7:0]crc_out='hFF;bittmp;for(inti=19;i>=0;i--)begintmp=crc_out[7]^cr

gsithxy·2019-10-20 20:36

Verilog中对事件控制的增强iff

verilog使用@符号来控制基于特定事件的执行流，SystemVerilog增强了@事件控制。@标记的一个基本应用——>推断一个具有使能输入的锁存器。下面一个例子演示了一个锁存器建模的基本风格。

忆亿亿光年·2019-10-16 16:00

同步FIFO design and IP level verification

随着芯片规模的快速增长，灵活的systemverilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。

没落骑士·2019-09-21 20:00

问题记录——SystemVerilog

1.验证计划怎么会对测试平台结构产生影响呢？测试平台类似房子，房子有布局结构，由各个模块组成，如厨房、书房、浴室等。测试平台也需要共享一些用于产生激励、检验激励响应的结构。所以验证计划就相当于厨房、书房这种具有某种功能、但还没有建成的房间，只是提供搭建具有某种功能特性房间的建造计划。2.仿真环境阶段都有哪些阶段?分为三个阶段：建立（build）、运行（run）、收尾（wrap-up）。并且，这三个

忆亿亿光年·2019-09-05 10:00

VCS编译传递环境变量，VCS编译仿真实例，SV读取环境变量

目录一.systemVerilog和Verilog读取环境变量$ENV1.使用VCS编译的预定义MACRO传入环境变量Highlight为打印结果2.

cy413026·2019-08-23 17:38

SystemVerilog——Polymorphism（多态）的理解

SystemVerilog作为一门面向对象的语言，和其他面向对象的语言一样，特性就是：封装，继承，多态。尝试着去理解多态，网上有说：多态指调用相同的名字和方法，得到的结果是不同的。

llxxyy507·2019-08-05 19:57

约束块和随机变量随机模式控制

有些特定场景下，我们可能需要将约束块或者随机变量开启使能或者关闭来构造工程师们想要的激励而不影响其他已经调试过的cases，Systemverilog有两个task分别对应对约束块和随机变量的开关。

小可爸爸·2019-07-11 21:41

UVM极简教程

对SystemVerilog的封装SystemVerilog引入了类似C++，java的语法，可以实现为类。类给我们带来的

南方铁匠·2019-06-21 17:38

C++基础——运算符重载友元函数示例

一、前言其实本人学习C++的目的，只是为了体会OOP设计思想，并为利用SystemVerilog验证复杂设计做准备。如果想要真正做点软件方面项目级的东西，还需要掌握其他高级语言和库、框架等知识。

没落骑士·2019-04-18 13:00

SystemVerilog中的局部变量与全局变量

关键字local、protected、static1.公有与私有在SV中，所有成员默认都是public类型的，除非显示的使用关键字local/protected来声明。local与protected均可对方法或者属性进行修饰说明。local表示的成员或方法只对该类的对象可见，扩展类以及类外不可见；protected表示的成员或方法对该类以及扩展类可见，对类外不可见；2.静态与全局在SV中，可在类中

254、小小黑·2019-04-15 19:52

SystemVerilog中类型转换$cast的使用

类型转换$cast1.$cast做枚举类型转换：枚举类型的缺省类型为双状态int，可以使用简单的赋值表达式把枚举类型变量的值直接赋值给非枚举变量如int，但SV不允许在没有进行显示类型转换的情况下把int变量直接赋值给枚举变量。SV要求显式的类型转换的目的在于让你意识到可能的数据越界情况。typedefenumbit[1:0]{RED=0,BLUE,GREEN}COLOR_E;COLOR_Ecol

254、小小黑·2019-04-13 17:07

SystemVerilog中子程序调用与参数传递

在SystemVerilog中新定义一种端口类型"ref"传递变量地址而非变量本身。1.传递值传递值是子程序传递参数的默认机制。

254、小小黑·2019-04-13 17:04

C++基础——类封装简单示例

SystemVerilog已成为主流验证语言，相当于VerilogHDL与C++的结合体。故掌握C++基础是十分必要的。二、类封装示例及解读本文以《C++PrimerPlus》

没落骑士·2019-04-11 21:00

systemverilog assertion在 ##m延迟和 [*m]连续重复中使用变量代替常量

propertyDelay;@(posedgeclk)trigger|->##delayoutputendproperty##delay只能是常量，比如##2，如果是变量编译报错。可以如下写：propertydelay;intnumber;@(posedgeclk)（trigger，number=delay)##1(1,number=number-1)[0*:$]##0(delay==0)|->o

Holden_Liu·2019-04-04 16:26

AI芯片：SystemVerilog Debug常用的参考数据--16进制数/半精度浮点数

作为AI芯片设计验证工程师，会用到SystemVerilog/Verilog等硬件语言去写设计代码。写好设计代码后，都会自己先简单测试一下。

evolone·2019-03-29 10:15

[SV]SystemVerilog中randomize() with{}注意事項

1、雙燈好左右兩邊的變量名不能相同。若果相同，求解器會認為兩邊是一樣的，導致約束不生效，例如：classdma_seqextendsuvm_sequence#(dma_trans); bit[39:0] addr; `uvm_do_with(req,{req.addr==addr;})endclass:dma_seq2、假如要約束addr為0x0000_000C，下面的寫法是不行的：add

gsithxy·2019-02-22 09:03

systemverilog $cast

转载自：https://www.verificationguide.com/p/systemverilog-casting.html SystemVerilogCasting casting Dynamiccastscanbeusedtosafelycastasuper-classpointer

ZYZ_DIDO·2019-02-18 17:56

windows下vim高亮systemverilog

主要解决window环境下，vim高亮systemverilog的方法。

aslmer·2019-01-13 12:00

SystemVerilog计算规则：你真的懂赋值规则吗？

最近，用到了SystemVerilog去写计算，然后，各种赋值规则，让人眼花缭乱，特此记录。下面以int类型的赋值为例。

evolone·2018-11-22 19:34

SystemVerilog语言简介

SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型

limanjihe·2018-10-11 00:36

systemverilog中Configuration的用法详解

SystemVerilog中Configuration的用法1.Configconfiguration是一套用来描述设计中实例来源的一套显式规则，它的规则如下：2.语法config;design[.]defaultliblist

harriszh·2018-09-14 00:00

systemverilog中的随机化方法

在进行验证已编写过的模块时，我们往往需要一些随机的测试方法来检测隐藏的漏洞。sv相比于verilog而言，在随机化上则是非常有力，有许多关于随机化的操作。===================================================一随机数据：一般而言随机化的操作都是需要封装成为类的。class Bus; rand bit[15:0] addr; rand

Alex_rz·2018-07-17 15:48

systemverilog的接口interface

但在systemverilog中，接口interface则是避免了这个问题。下面的代码是对一个一位加法器的验证，使用了接口。

Alex_rz·2018-07-17 15:14

Systemverilog中的队列操作

systemverilog中的队列操作十分简单，只需要调用函数即可。

Alex_rz·2018-07-14 13:43

systemverilog中的数组操作

sv中的数组基本操作：/* Exercsise platform : Questa Sim 10.1b*/class Array; int array[9:0] ; function new(); for( int i = 0 ; i >>run# array[ 9] = 9 # array[ 8] =

Alex_rz·2018-07-14 12:49

systemC三态建模

在verilog或systemVerilog中出现三态时我们需要使用wire语句声明类型，而在systemC中则是需要使用logic类型。

Alex_rz·2018-07-07 09:30

systemC入门

在硬件仿真上的语言不是很多，主流的有vhdl，verilog，systemverilog以及systemC。systemC是一种系统级语言也是一种硬件仿真的语言，它是由c++经过修改得到的。

Alex_rz·2018-06-29 09:22

SystemVerilog 利用DPI调用其他语言

SystemVerilog利用DPI-C调用其他语言众所周知DPI-C调用外部C程序只需要通过import即可，但是DPI重要的一点是可以调用外部其他语言，最简单的办法就是调用Verilog的$system

254、小小黑·2018-06-04 17:23

SystemVerilog中fork-join三种形式的应用

在Systemverilog里主要有三种版本：fork...join(joinall)fork...join_nonefork...join_anyfork-join同verilog里面的功能是一样。

harriszh·2017-11-15 00:00

QuestaSim使用及Makefile命令

QuestasimEDATool及GUI交互操作:1.Questasim简介： Questasim是由MentorGraphics公司推出的一款功能强大的仿真工具，支持SystemC，Verillog，SystemVerilog

mjwwzs·2017-09-25 21:08

verilog 学习记（如何编写assert）

大家知道，systemverilog是包含有assert语句的，但是rawverilog没有。既然verilog没有，那么我们可以自己定义一个module，一样可以实现assert的功能。

费晓行·2017-01-19 22:52

modelsim仿真MCB DDR3 IP核时的报错

错误提示： Error:(vlog-2902)ddr2_model_parameters_c3.vh(214):A`definewasfoundonthesamelineasaSystemVerilog

lg2lh·2016-04-17 22:00

Systemverilog的一个牛人总结

10#数据类型合并数组和非合并数组合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是[msb：lsb]Bit[3:0][7:0]bytes；二维数组和合并数组识别：合并数组：bit[3:0][7:0]arrys;大小在变量名前面放得，且降序二维数组：i

constant007·2016-03-27 14:23

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