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uvm
systemverilog在for循环中使用fork_join和fork_join_none的区别
fork_join_none语句实现多线程，假如我使用经典的方法：for(intindex=0;index<14;index++)beginautomaticintidx=index;forkbegin`
uvm
_do_on
XtremeDV
·
2020-08-11 19:05
推荐一款好用的跑仿真的开源python脚本
它支持SV/
UVM
或者纯verilog的testbench，支持lsf作业调度系统。它提供了一系列灵活的配置选项。用户可配置的文件有三个：userCli.cfg
XtremeDV
·
2020-08-11 15:09
Python
脚本语言
IC验证
YASA
python
simulation
script
《
UVM
实战》学习笔记2
UVM
验证平台的总体架构如上图所示。上一节我们搭建了最简单的Driver和DUT，并加入了factory机制、objection机制和virtualinterface中的config_db机制。
上进的蠢猪
·
2020-08-11 14:40
UVM实战
《
UVM
实战》学习笔记4
UVM
平台的运行机制1、
UVM
中的phase机制
UVM
中有两种phase，主要的区分点为是否消耗仿真时间。不消耗仿真时间的叫做functionphase，消耗仿真时间的叫做taskphase。
上进的蠢猪
·
2020-08-11 14:40
UVM实战
《
UVM
实战》学习笔记3
UVM
中的TLM通信一、基本概念1）、put操作：通信的发起者A把一个transaction发送给B。在这个过程中，A称为“发起者”，而B称为“目标”。
上进的蠢猪
·
2020-08-11 14:40
UVM实战
Cadence
UVM
基础视频介绍（
UVM
SV Basics）
Cadence关于
UVM
的简单介绍，包括
UVM
的各个方面。有中文和英文两种版本。
weixin_33896726
·
2020-08-11 14:07
uvm
_scoreboard——得分
scoreboard是验证平台很重要的一部分，因为，验证就是给激励，然后，检查结果。而scoreboard就是肩负这检查结果的重任。测试用例能不能过，全由scoreboard说了算。Ascoreboardisaverificationcomponentthatcontainscheckersandverifiesthefunctionalityofadesign.Itusuallyreceives
weixin_33795833
·
2020-08-11 14:58
《
UVM
实战》代码示例
首先是top_tb:`timescale1ns/1ps`include"
uvm
_macros.svh"importuvm_pkg::*;`include"my_if.sv"`include"my_transaction.sv
weixin_30347335
·
2020-08-11 14:38
学习笔记 -1 IC设计 验证 -
UVM
学习总结
————Meiger1，验证的本质：尽可能的找出设计的bug；2，测试向量文件测试文件（testbench）以模拟的方式来验证逻辑时序的正确性，以源的方式来激励用户编写的逻辑功能模块。3，验证的3要素；(1)灌激励：输入信号(2)集响应：输出信号(3)作比较：比较4，验证平台的发展(1)1，VerilogTestbanch(2)语言发送Verilog->C/C++->SystemC->System
meiger
·
2020-08-11 13:04
IC
《
UVM
实战》阅读笔记[前3章]
已看章节
UVM
验证环境的搭建只有driver和dut的验证环境增加factory机制加入objection机制virtualinterface加入transaction加入env加入monitor加入agent
亓磊
·
2020-08-11 13:21
verilog
UVM
序列篇之四：sequencer和driver
本文转自：http://www.eetop.cn/blog/html/28/1561828-5940197.html我们之前在《新手上路》中谈过，driver同sequencer之间的TLM通信采取了get模式，即由driver发起请求，从sequencer一端获得item，再由sequencer将其传递至driver。按照TLM通信模式的描述，TLM通信可以绘制为下图：作为driver，它往往是
OnePlusZero
·
2020-08-11 13:12
IC_UVM
UVM
实战[三]
欢迎关注个人公众号摸鱼范式目录树状结构运行机制工厂机制build_phase的内容本期总结本期将讲解
UVM
环境运行以及他的树状结构。
空白MAX
·
2020-08-11 12:16
《
UVM
实战》——2.1节验证平台的组成
第2章一个简单的
UVM
验证平台2.1验证平台的组成验证用于找出DUT中的bug，这个过程通常是把DUT放入一个验证平台中来实现的。
风中少年01
·
2020-08-11 12:31
System
Verilog
modelsim环境下学习《
UVM
实战》中遇到的问题--+
UVM
_TESTNAME=my_case0
事实上，
UVM
提供对不加参数的run_test的支持：文件：src/ch2/section2.5/2.5.2/top_tb.sv50initialbegin51run_test();52end在这种情况下
鼠道行
·
2020-08-11 12:34
modelsim
uvm
最简单的
uvm
程序和vcs编译命令
添加文件的搜索路径-CC"opts"pass'opts'toCcompiler-CFLAGS"opts"pass'opts'toCcompiler//cc和cflags作用相同-DVCS当我们使用外部的
UVM
Large Whale
·
2020-08-11 12:06
Systemverilog
uvm
实战（32位全加器）
（1）首先写明32位加法器的verilog代码（2）interface.sv（使用时钟块控制同步信号的时序）（3）my_transaction.sv（相当于数据包，具有生命周期，派生于
uvm
_object
人无再少年97
·
2020-08-11 11:45
UVM
《
UVM
实战》学习笔记1
Referencemodel其他概念：agent、sequence1、driver模块classmy_driverextendsuvm_driver; functionnew(stringname="my_driver",
uvm
_componentparent
上进的蠢猪
·
2020-08-11 10:21
UVM实战
不同抽象级别的Verilog HDL模型
写在最前面（记录下自己）：7月初，毕业离校就开始自学IC验证，某乎上面建议学习verilog、systemverilog、
UVM
。
杰之行
·
2020-08-10 21:49
VCS
verilog
verilog
UVM
通信篇之三：单向、双向及多向通信（下）
本文转自：http://www.eetop.cn/blog/html/28/1561828-5940100.html多向通信(multi-directionalcommunication)多向通信这个概念听起来容易让读者产生歧义，因为这种通信方式解决的仍然是两个组件之间的通信，而不是多个组件之间的通信方式。毕竟，多个组件的通信方式仍然可以由基础的两个组件之间的通信方式来构建。这里的多向通信指的是，
OnePlusZero
·
2020-08-10 10:04
IC_UVM
UVM
TLM之analysis_port的write函数
具体过程:1.analysis_port的write函数会依次获取与其相连的analysis_imp,并调用analysis_imp的write函数;reference:src/tlm1/
uvm
_analysis_port.svh2
xs1326962515
·
2020-08-09 03:49
就一行代码字符串相加不成功求各位高手帮忙看看
升级为56以后启动不起来visualstudio在win864位下不能连接access数据库已解决求助mysql升级为56以后启动不起来已解决求助mysql升级为56以后启动不起来苟颂残12bb脱众X耙
Uvm
Charlielll
·
2020-08-03 02:16
关于package的import 和文件include
前几天，在安装sysnopsysEthernetVip时发现：当我把软件部分按照
uvm
_getting_start安装,但是elaboration的时候ethernet中的config文件无法正常使用，
better_xiaoxuan
·
2020-07-27 19:28
SV语法
UVM
和System verilog笔记总结
UVM
是一个方法，是一个平台。
Starterman
·
2020-07-26 22:49
笔记
芯片
SystemVerilog和SystemC协同验证环境简单介绍
systemverilog大家都比较熟悉了，
UVM
就是基于sv创建的一个验证方法学的库。但是systemc用的就比较少。
XtremeDV
·
2020-07-15 12:26
system
verilog
【
UVM
】关于
uvm
_config_db的详细用法（解惑）
如何在有效的使用
uvm
_config_db来搭建
uvm
验证环境对于许多验证团队来说仍然是一个挑战。
harderandbetter
·
2020-07-15 11:20
UVM
Gate Level Simulation (前仿及后仿总结)
#Testbench(Verilog/SV,
UVM
)这时候Testbench需要尽可能多的覆盖各种状况。
「已注销」
·
2020-07-15 08:25
uvm
_in_order_comparator.svh
////------------------------------------------------------------------------------//Copyright2007-2011MentorGraphicsCorporation//Copyright2007-2011CadenceDesignSystems,Inc.//Copyright2010-2011Synopsys
谷公子
·
2020-07-14 06:16
UVM
UVM
——架构组件代码实例（一、基础）
packet_sequence.sv（生产数据）3.driver.sv（驱动数据）4.input_agent.sv（代理）5.router_env.sv（环境层）6.test_base.sv（测试用例）7.test.sv（主代码，启动
UVM
Mr.翟
·
2020-07-12 15:55
UVM
关于
UVM
中m_sequencer和p_sequencer的个人理解
类型是
uvm
_sequencer_base类型，定义在
uvm
_sequence_item类中，注意：类型很重要。可以理解为每个sequence中默认都有m_sequencer这一成员变量。m_s
小姚明
·
2020-07-12 02:58
UVM
UVM
::display的级别和显示方式
`
uvm
_fatal("CFG","configerror");`
uvm
_error("ERROR","addresserror");`
uvm
_warning("WARN","warningmessage
sxlwzl
·
2020-07-12 00:32
uvm
vcs
uvm
基础（3）config机制-重点
保证在build_phase之前，vif已经传到了
uvm
_config_tb中。2.用户应该把virtualinterface与interface区分开。传递的类型应该vif。
IC小白进行中
·
2020-07-11 23:40
uvm
UVM
世界观篇之一：我们所处的验证时代
本文转自：http://www.eetop.cn/blog/html/28/1561828-2331493.html如果你将来或者已经在一家超过20年以上的IC公司工作，那么作为一名verifier，你会很有幸像参观验证“历史博物馆”一样阅读过去20年以前的验证代码，说不定由于历史和其它不得而知的原因，这些代码仍然躺在你所在的项目库里面，整个公司内真正了解它们的人并不多，而项目执行却又离不开它们。
OnePlusZero
·
2020-07-11 20:06
IC_UVM
深度卷积神经网络的数字实现——二维卷积的纯数字电路实现（一）
此外，本次数字设计要求使用
UVM
平台进行设计的验证，故也可以借此机会入手
UVM
，毕竟对于数字IC设计来说，多掌握验证的知识，也是锦上添花。首先，
隔壁老余
·
2020-07-11 08:50
数字电路设计
factory源码分析——component_registry和object_registry
registry类主要是为object和component提供一个轻量级的代理(lightweightproxy)来方便factory实现；registryclass从
uvm
_object_wrapper
ahr7882
·
2020-07-11 01:30
UVM
实战 学习笔记 第一章 与
UVM
的第一次接触
现代IC前端设计流程IC流程IC设计分类非算法设计如网络通信协议算法设计如图形图像处理how使用C/C++建立算法模型（参考模型）设计语言Verilog（主流）版本1995版2001版ps可验证(initial,task,function)，但受限VHDL验证内容特性列表->RTL的正确性DUT的行为表现是否与特性列表要求的一致DUT是否实现了所有特性列表中列出的特性DUT对于异常状况的反映是否与
沈醉不知
·
2020-07-10 14:06
UVM学习笔记
[
UVM
] ral model 中的write和read
taskwrite&read：virtualtaskwrite(outputuvm_status_estatus,inputuvm_reg_data_tvalue,inputuvm_path_epath=
UVM
_DEFAULT_PATH
lbt_dvshare
·
2020-07-09 18:33
UVM
VPI step by step(1)
或者直接使用
UVM
自带现成的DPIlib,已经可以满足不少需求。然后类似C与汇编的关系，VPI更接近与底层Verilog与C的交互，可以很容易的取得各
seabeam
·
2020-07-08 04:17
SystemVerilog
UVM
助力实现方案来啦！
摘要虽然
UVM
寄存器抽象层支持功能覆盖率的收集，但是，对于复杂的寄存器访问场景，现有的元素显得并不充分。
路科验证
·
2020-07-07 16:15
SV语言与UVM应用
设计和建模方法
路科验证
IC验证
基于
UVM
验证RISC-V处理器-黄金预测模型和配置层
rockeric.com译者喵注：这篇文章大致可以分成两个部分：第一部分叙述了RISC-V指令集架构的灵活性，指出此指令集依靠其基本指令集及多种扩展指令集的组合，可以实现几十种RISC-V处理器核，常规的验证流程已不可用，顺势提出Codasip公司的自动化设计流程，高度的自动化流程省时省力，同时设计灵活的配置层应对RISC-V的灵活性，致力于覆盖RISC-V处理器的所有组合。第二部分主要阐述了Co
liubin1222
·
2020-07-07 14:50
SV语言与UVM应用
路科验证
[
UVM
]
uvm
_create与type_id::create
最近有遇到以下场景：在sequence中doitem的方法如下，而不是直接用
uvm
_do:req=packet::type_id::create("req");req.randomize();`
uvm
_send
lbt_dvshare
·
2020-07-07 13:06
UVM
UVM
——部分继承组件源码
文章目录1.
uvm
_driver2.
uvm
_monitor3.
uvm
_agent4.
uvm
_scoreboard5.
uvm
_subscriber(coverage)6.
uvm
_env7.
uvm
_test
Mr.翟
·
2020-07-06 06:48
UVM
UVM
平台搭建
随笔：
UVM
平台.pdf(550.07KB)下载次数:852015-4-116:33下载消耗资产1信元下载支出-1信元（贴出来的东西，图片显示不了，pdf是对应的详细教程）也许平台不是很难，但是网上没有
易水寒江
·
2020-07-05 18:09
VerilogHDL常用的仿真知识
现在验证大多是基于
UVM
平台写的systemverilog，然而我并不会sv，不过我会使用verilog进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。
YOYO--小天
·
2020-07-05 14:25
计算机硬件
数字集成电路设计-18-
UVM
引言
UVM
（UniversalVerificationMethodology）可以理解为形而上的东西，可以理解为是基于Systemverilog的一个库，提供一些API调用。
Rill
·
2020-07-05 10:06
数字集成电路
UVM
验证培训——多功能
UVM
scoreboard方案
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训
UVM
对于IC验证工作的贡献众所周知
liubin1222
·
2020-07-04 22:55
SV语言与UVM应用
FPGA测试环境转型篇之一：为什么需要转型？
距离红宝书的出版已经过去12个月了，距离书中18章的最后更新SV及
UVM
高级话题篇之五（终）：OVM与
UVM
的混合仿真也已经过去18个月了，除了平时在思考和开发一些方法学原型，路桑也积累了一些案例，可以继续做成新的章节
liubin1222
·
2020-07-04 22:55
SV语言与UVM应用
路科验证
验证论文解读
可重用的
UVM
验证结构
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训引言用SystemVerilog和
UVM
liubin1222
·
2020-07-04 22:55
SV语言与UVM应用
如何有效而正确的使用继承和多态性？
在本文中，使用示例说明了如何有效而正确的使用继承和多态性，为应用通用验证方法学（UniversalVerificationMethodology，
UVM
）流程做准备。OOP是行之有效的软件代
liubin1222
·
2020-07-04 22:23
SV语言与UVM应用
路科验证
uvm
的config机制举例
为了增强
uvm
环境的可复用性，通过外部的参数配置，在环境在创建组件之前就已经实现资源的配置。这些都是通过
uvm
机制中的
uvm
_config_db配置类实现的。
April ending
·
2020-07-02 09:51
UVM
Modelsim下
uvm
环境搭建
完成下载和安装，在安装文件夹中可以看到
uvm
-1.1d，这是我们使用的
uvm
版本。在
uvm
-1.1d/win64下有
uvm
_dpi.dll文件，这是已经编译过的
uvm
库。2.编写文件以“h
apple^?
·
2020-07-01 17:19
电子电路
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