【完整流程】用VSCode替换Vivado默认编辑器

基于Step-Mxo2-LCP的3-8译码器城里有一颗星星 FPGA基础模块 fpga开发 fpga 笔记
译码器的基本概念：译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或另外一个代码。一般有二进制译码器、二-十进制译码器和显示译码器。二进制译码器：二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。Verilog代码1：每一个输入代码译成对应输出端的低电平信号，LED1~LED8，输出对应的LED灯为亮/*3-8译码器*/moduledecode3
verilog中何时使用begin—end 0基础学习者 verilog学习数字ic verilog fpga
当条件语句（如if,elseif,或者case）后面只有一条语句时，可以直接书写该语句而无需使用begin和end。然而，如果需要执行多条语句，则必须通过begin和end将这些语句组合成一个块状结构。使用begin和end的情况：always@(posedgeclkornegedgereset_n)beginif(!reset_n)begin//这里if下面执行了两句话所以需要再if语句里面再嵌
[AI速读]CHISEL vs. SystemVerilog：用RISC-V核心对比两种硬件设计语言 iccnewer risc-v 设计语言
在硬件设计领域，选择合适的语言对开发效率、维护成本和最终性能都至关重要。最近，一项研究对比了两种硬件描述语言——CHISEL（基于Scala的嵌入式语言）和传统的SystemVerilog，它们分别实现了同一款RISC-V核心（SweRV-EL2）。以下是关键发现和结论。为什么选择CHISEL？CHISEL是一种基于Scala的高级硬件构造语言，它结合了面向对象和函数式编程的特性。与传统的Syst
FPGA实战1-流水灯实验verilog 马志高 FPGA fpga开发
1.实验要求（1）设计一个流水灯的实验，实现12位流水灯的依次点亮，（2）流水灯的流转时间是（500ms/2Hz），（3）系统时钟位50MHz，（4）定义12个寄存器ledtemp保存12个状态，（5）寄存器的初始值位12'b0000_0000_0001，（6）当移位到12‘b1000_0000_0000时，ledtemp的值回到12'b0000_0000_0001,2.设计代码//coding/
单端口和双单口RAM的实现 wangn1633 Verilog verilog
单端口和双单口RAM的verilog实现概念：1单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写；2伪双端口：写数据和读数据有自己的地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读。（读写数据也可共用一个clk，为同步伪双端口ram）3真双端口：一组端口可读可写，另一组端口也可读可写。（若这两组端口共用一个clk，为同步真双端口ram。若每组有每组的clk，为异步真双端口r
FPGA中级项目3——IP核之时钟管理单元霖00 fpga开发经验分享嵌入式硬件 fpga 网络时序数据库
FPGA中级项目3——IP核之时钟管理单元时钟还需要管理？什么是时钟管理单元？我们常熟知FPGA本身有晶振单元，源源不断的提供的50Mhz的频率波。但是这样往往无法满足一些设计需求。使用Verilog代码设计倍频分频等又不可避免的出现毛刺等其他状况，且提升了代码复杂度。因此在FPGA设计中，时钟管理单元（ClockManagementUnit,CMU）IP核是关键组件，用于生成、调整和分配系统时钟
【从零开始学习计算机科学】数字逻辑（四）数字系统设计贫苦游商学习数字逻辑 verilog 数字系统 HDL 数字电路 FPGA
【从零开始学习计算机科学】数字逻辑（四）数字系统设计数字系统设计硬件描述语言HDL（HardwareDescriptionLanguage）VerilogHDL的起源与发展HDL软核、固核和硬核的重用HDL的应用数字系统设计实现数字系统设计一个数字集成电路的可以从不同的层次（系统级、算法级、寄存器传输级、门级、开关级）以及不同的领域（行为领域、结构领域、物理领域）进行描述。三个领域主要含义如下：行
用 Verilog 实现 0 到 18 计数器：从原理到实践的全解析君临天下.鑫 modelsim 波形仿真 verilog fpga开发课程设计经验分享笔记编辑器
在数字电路设计中，计数器是极为重要的基础部件，广泛应用于各类数字系统。本次实验聚焦于设计一个从0到18计数的计数器，通过深入探索计数器的工作原理、利用组合逻辑控制计数范围，进一步加深对数字电路和Verilog语言的理解与应用。一、实验目的理解计数器通用原理：全面掌握计数器的基本工作原理，包括计数的方式、状态的转换以及与外部信号的交互等，为设计特定功能的计数器奠定理论基础。运用组合逻辑控制计数范围：
FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二 zhangsz_sh FPGA开发技术 fpga开发学习
前言因为FPGADDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作上一篇搭建了初步的HelloWorld工程，还没写什么代码或者改什么配置，所以FPGA开发，并不是上来就写VerilogHDL，而是要把更多的时间用在：目标是什么？DDR3测试，正常DDR3能否当RAM一样使用清楚要做什么，这里通过搭建嵌入式软核处理器的方式，快速验证实现与验证：搭建
基于 Verilog 的经典数字电路设计（1）加法器新芯设计 1 专栏革新中禁止订阅！！！FPGA Verilog 加法器数字 IC 设计 IC
基于Verilog的经典数字电路设计（1）加法器版权所有，新芯设计，转载文章，请注来源引言一、半加器的Verilog代码实现和RTL电路实现一、全加器的Verilog代码实现和RTL电路实现引言加法器是非常重要的，它不仅是其它复杂算术运算的基础，也是CPU中ALU的核心部件（全加器）。两个二进制数之间的算术逻辑运算例如加减乘除，在数字计算机中都是化为若干步加法操作进行的，因此，学好数字电路，从
FPGA学习——verilog捕捉信号上升沿下降沿 or_to FPGA fpga开发学习
在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。常用的方法就是：设计两个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了；使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。代码如下：moduleedge_detect(sys
FPGA学习篇——Verilog学习4（常见语句） ooo-p Verilog学习 fpga开发学习
1.1结构语句结构语句主要是initial语句和always语句，initial语句它在模块中只执行一次，而always语句则不断重复执行，以下是一个比较好解释的图:(图片来源于知乎博主罗成，画的很好很直观！)1.1.1initial语句initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号(激励信号)，或者用于对存储器变量赋初值。语法格式：initialbegin.
FPGA学习笔记（二）Verilog语法初步学习(语法篇1) 贾saisai FPGA学习 fpga开发学习 1024程序员节
FPGA系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真六、FPGA学习笔记（六）Modelsim单独仿真和Quartus
Verilog学习方法—基础入门篇（一）博览鸿蒙 FPGA fpga开发
前言：在FPGA开发中，VerilogHDL（硬件描述语言）是工程师必须掌握的一项基础技能。它不仅用于描述数字电路，还广泛应用于FPGA的逻辑设计与验证。对于初学者来说，掌握Verilog的核心概念和基本语法，是深入FPGA开发的第一步。本篇文章将从Verilog基础入门的角度，帮助你快速建立学习框架，逐步掌握Verilog的使用方法。1.了解Verilog的基本概念1.1什么是Verilog？V
使用Modelsim手动仿真寒听雪落 FPGA专栏_verilog fpga开发
FPGA设计流程在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为HDL代码，可以比较直观的观察波形的变化，在设计的最初阶段发现问题，节省大量的精力。在布局布线
【从零开始学习计算机科学】数字逻辑（五） Verilog HDL语言贫苦游商学习 fpga开发数字逻辑 verilog HDL 硬件开发逻辑电路
【从零开始学习计算机科学】数字逻辑（五）VerilogHDL语言VerilogHDL语言8位全加器8位计数器2位比较器三态驱动器VerilogHDL模块的结构模块声明。端口定义。信号类型。功能描述verilog描述级别verilog关键字verilog标识符编写VerilogHDL源代码的标准数据类型常量变量nets型变量register型变量reg型变量运算符及表达式算术运算符逻辑运算符位运算符
基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证 CodeWG fpga开发 matlab 开发语言
基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证图像处理是计算机视觉和图像识别领域的重要组成部分。其中，中值滤波是一种常用的图像去噪方法，广泛应用于图像增强、边缘检测和特征提取等任务中。本文将介绍基于FPGA的图像中值滤波Verilog实现，并通过MATLAB进行辅助验证。首先，我们需要了解什么是中值滤波。中值滤波是一种非线性滤波器，它的原理是将图像中每个像素的灰度值替换为该像素
verilog练习：HRPWM 模块设计啄缘之间 Verilog 项目练习学习资料总结 fpga开发学习 sv uvm verilog 测试用例
文章目录前言1.HRPWM代码示例：1.1关键设计说明：2.HRPWM温度补偿和动态校准2.1关键增强功能说明：2.2校准流程验证方法：2.3性能优化建议：前言需要考虑如何用SystemVerilog实现这些功能。首先，模块的输入输出端口应包括时钟、复位、占空比设置、使能信号，以及PWM输出。内部可能需要计数器、比较寄存器、MEP控制逻辑。MEP的实现可能需要一个微边沿计数器，在每个主时钟周期内生
用verilog实现3-8译码器和全加器珠泪美人鱼 fpga开发
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结提示：以下是本篇文章正文内容，下面案例可供参考一、用verilog实现3-8译码器首先在一个磁盘上创建一个文档。如下图：在文档中在创建两个文档来储存项目和代码。如图：之后在quartus上建好项目后，填写代码。代码如图：
深入解析：FIR滤波器在FPGA上的设计与实现全流程 king-agic FPGA fpga开发经验分享
在FPGA中实现FIR（FiniteImpulseResponse）滤波器涉及多个步骤，包括滤波器设计、系数量化、硬件架构设计、HDL（HardwareDescriptionLanguage）编码、综合、布局布线以及验证。1.滤波器设计使用软件工具如MATLAB、Octave或者Python中的SciPy库来设计FIR滤波器。定义滤波器的规格，例如采样频率、截止频率、通带和阻带衰减等。生成滤波器的
【HDLbits--FSM状态机】中古传奇 HDL HDL
HDLbits--FSM状态机1.6FSM介绍1.6FSM示例1单输入单输出FSM2双输入单输出FSM3真指标状态4MooreFSMdemo5时序图和状态图写状态机【博客首发于微信公众号《漫谈芯片与编程》，欢迎大家关注，多谢大家】1.6FSM介绍在Verilog中，有限状态机（FiniteStateMachine,FSM）是一种用于描述系统行为的模型，通常用于控制逻辑的设计。FSM由一组状态、状态
验证环境中为什么要用virtual interface m0_71354184 systemverilog
在UVM（UniversalVerificationMethodology）中使用virtualinterface的主要目的是解决SystemVerilog接口（interface）的静态特性与UVM验证环境的动态特性之间的不匹配问题。1.解决静态与动态的绑定问题SystemVerilog接口（interface）是静态的：在编译时确定，无法直接用于动态创建的UVM对象（如driver、monit
6. 示例：用mailbox实现生产者-消费者模型啄缘之间 UVM学习计划表学习 verilog 测试用例 sv uvm
文章目录前言示例一：生产者-消费者模型1示例二：生产者-消费者模型2示例三：生产者-消费者模型3示例四：生产者-消费者模型41.完整代码示例2.仿真步骤3.关键代码解析4.波形与日志分析5.常见问题与解决6.扩展练习前言以下是一个完整的SystemVerilog示例，使用mailbox实现生产者-消费者模型，包含详细注释、仿真步骤及预期结果。代码兼容主流仿真工具（如CadenceXcelium的x
【Verilog--Procedures】中古传奇 HDL HDL
Verilog--Procedures1.4Procedures1.4.0CombVSClocked1.4.1always-if1.4.1.1Avoidlatches1.4.2case【博客首发于微信公众号《漫谈芯片与编程》，欢迎大家关注，多谢大家】电路模块是由通过导线连接的逻辑门组成，任何电路都可以表示为模块和赋值语句的某种组合。但有时候这不是描述电路的方便方法。过程（其中always是一个例子
Linux下VCS与Verdi联合仿真（Verilog与VHDL混仿）超能力MAX fpga开发
1.介绍本篇简单介绍一下如何通过VCS与Verdi实现混合仿真，在学习过程中也遇到了很多头疼的问题，因此通过一些例子简要总结一下，当然，也希望对各位小伙伴有所帮助。很多公司ASIC设计所使用的还是更加专业的EDA软件，即Synopsys下的VCS、Verdi这种（Vivado大多针对于自家FPGA），VCS编译速度极快，仿真效率高，Verdi支持信号追溯、无缝增加信号波形等功能。2.使用环境：Li
FPGA基础知识----第三章第2节综合和仿真原来如此呀 FPGA学习之旅 fpga verilog
第2节综合和仿真2.1综合Verilog是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。在Verilog描述出硬件功能后需要使用综合器对Verilog代码进行解释并将代码转化成实际的电路来表示，最终产生实际的电路，也被称为网表。这种**将Verilog代码转成网表的工具就是综合器**。上图左上角是一段Verilog代码，该代码实现了一个加法器的功能。在经过综合
FPGA基础知识----第二章 FPGA 开发流程原来如此呀 FPGA学习之旅单片机嵌入式硬件
第二章FPGA开发流程FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。原理图和HDL(Hardwaredescriptionlanguage，硬件描述语言)是两种最常用的数字硬件电路描述方法。其中，运用HDL设计方法具有更好的移植性、通用性以及利于模块划分的特点，在工作学习中被广泛使用。典型FPGA的开发流程一般如下图所示，其包括功能定义/器件选型、设计输入、功能仿
（14）FPGA与GPU区别宁静致远dream FPGA入门与提升（培训课程）fpga开发
（14）FPGA与GPU区别1文章目录1）文章目录2）FPGA入门与提升课程介绍3）FPGA简介4）FPGA与GPU区别5）技术交流6）参考资料2FPGA入门与提升课程介绍1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升；2）FPGA基础知识；3）VerilogHDL基本语法；4）FPGA入门实例；5）FPGA设计输入，包括代码输入、原语输入；6）FPGA设计技巧；7
lattice hdl实现spi接口寒听雪落 FPGA专栏_verilog fpga开发
在lattice工具链中实现SPI接口通常涉及以下步骤：定义硬件SPI接口的管脚。配置SPI时钟和模式。编写SPI主机或从机的控制逻辑。展示了如何在Lattice工具链中使用HDL语言（例如Verilog）来配置SPI接口：lattice工程顶层：spi_slave_top.v`timescale1ns/1psmodulespi_slave_top(inputwireCLK,//Systemclo
芯片的Date sheet中常常提到的信号(引脚)的断言(assertion)和去断言(deassertion)是什么意思？昊虹AI笔记芯片知识断言去断言
引脚的“断言”（assertion）和“去断言”（deassertion）通常是在硬件设计中使用的术语，尤其是在数字电路和硬件描述语言（HDL）中。它们描述的是信号电平的状态变化。分两种情况来说明这个问题：第1种情况为信号为高电平有效时；第2种情况为信号为低电平有效时。信号为高电平有效时的解释如下断言（Assert）：当一个信号被“断言”时，意味着该信号变为活动状态。通常在逻辑电路中，这表示信号被
JVM StackMapTable 属性的作用及理解 lijingyao8206 jvm 字节码 Class文件 StackMapTable
在Java 6版本之后JVM引入了栈图(Stack Map Table)概念。为了提高验证过程的效率，在字节码规范中添加了Stack Map Table属性，以下简称栈图，其方法的code属性中存储了局部变量和操作数的类型验证以及字节码的偏移量。也就是一个method需要且仅对应一个Stack Map Table。在Java 7版
回调函数调用方法百合不是茶 java
最近在看大神写的代码时,.发现其中使用了很多的回调 ,以前只是在学习的时候经常用到 ,现在写个笔记记录一下代码很简单: MainDemo :调用方法得到方法的返回结果
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根据我的计算和推测,要完全实现制造一台时间机器,需要某些我们这个世界不存在的物质和材料... 甚至可以这样说,这种材料和物质,我们在反应堆中也无法获得......
开口埋怨不如闭口做事邓集海邓集海做人做事工作
“开口埋怨，不如闭口做事。”不是名人名言，而是一个普通父亲对儿子的训导。但是，因为这句训导，这位普通父亲却造就了一个名人儿子。这位普通父亲造就的名人儿子，叫张明正。　　　　张明正出身贫寒，读书时成绩差，常挨老师批评。高中毕业，张明正连普通大学的分数线都没上。高考成绩出来后，平时开口怨这怨那的张明正，不从自身找原因，而是不停地埋怨自己家庭条件不好、埋怨父母没有给他创造良好的学习环境。　　　　
jQuery插件开发全解析，类级别与对象级别开发 IT独行者 jquery 开发插件　函数
jQuery插件的开发包括两种：一种是类级别的插件开发，即给 jQuery添加新的全局函数，相当于给 jQuery类本身添加方法。 jQuery的全局函数就是属于 jQuery命名空间的函数，另一种是对象级别的插件开发，即给 jQuery对象添加方法。下面就两种函数的开发做详细的说明。 1 、类级别的插件开发类级别的插件开发最直接的理解就是给jQuer
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1 ftp配置中遇到的问题 500 OOPS: cannot change directory 出现该问题的原因:是SELinux安装机制的问题.只要disable SELinux就可以了修改方法:1 修改/etc/selinux/config 中SELINUX=disabled 2 source /etc
面试心得 alafqq 面试
最近面试了好几家公司。记录下；支付宝，面试我的人胖胖的，看着人挺好的；博彦外包的职位，面试失败；阿里金融，面试官人也挺和善，只不过我让他吐血了。。。由于印象比较深，记录下； 1，自我介绍 2，说下八种基本类型；（算上string。楼主才答了3种，哈哈，string其实不是基本类型，是引用类型） 3，什么是包装类，包装类的优点； 4，平时看过什么书？NND，什么书都没看过。。照样
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本文将进一步探究Rule的应用，展示如何使用Rule来替代@BeforeClass，@AfterClass，@Before和@After的功能。在上一篇中提到，可以使用Rule替代现有的大部分Runner扩展，而且也不提倡对Runner中的withBefores()，withAfte
[CSS]CSS浮动十五条规则 bit1129 css
这些浮动规则，主要是参考CSS权威指南关于浮动规则的总结，然后添加一些简单的例子以验证和理解这些规则。 1. 所有的页面元素都可以浮动 2. 一个元素浮动后，会成为块级元素，比如<span>,a, strong等都会变成块级元素 3.一个元素左浮动，会向最近的块级父元素的左上角移动，直到浮动元素的左外边界碰到块级父元素的左内边界；如果这个块级父元素已经有浮动元素停靠了
【Kafka六】Kafka Producer和Consumer多Broker、多Partition场景 bit1129 partition
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Aliaskey的别名，例如 Alias=ttlsa.userid:vfs.file.regexp[/etc/passwd,^ttlsa:.:([0-9]+),,,,\1]，或者ttlsa的用户ID。你可以使用key：vfs.file.regexp[/etc/passwd,^ttlsa:.: ([0-9]+),,,,\1]，也可以使用ttlsa.userid。备注: 别名不能重复，但是可以有多个
java--19.用矩阵求Fibonacci数列的第N项 bylijinnan fibonacci
参考了网上的思路，写了个Java版的： public class Fibonacci { final static int[] A={1,1,1,0}; public static void main(String[] args) { int n=7; for(int i=0;i<=n;i++){ int f=fibonac
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先看看LengthFieldBasedFrameDecoder的官方API http://docs.jboss.org/netty/3.1/api/org/jboss/netty/handler/codec/frame/LengthFieldBasedFrameDecoder.html API举例说明了LengthFieldBasedFrameDecoder的解析机制，如下：实
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1、查看系统客户端，数据库，连接层的编码查看方法： http://daizj.iteye.com/blog/2174993 进入mysql，通过如下命令查看数据库编码方式： mysql> show variables like 'character_set_%'; +--------------------------+------
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Android网络请求库——android-async-http dcj3sjt126com android
在iOS开发中有大名鼎鼎的ASIHttpRequest库，用来处理网络请求操作，今天要介绍的是一个在Android上同样强大的网络请求库android-async-http，目前非常火的应用Instagram和Pinterest的Android版就是用的这个网络请求库。这个网络请求库是基于Apache HttpClient库之上的一个异步网络请求处理库，网络处理均基于Android的非UI线程，通
ORACLE 复习笔记之SQL语句的优化 eksliang SQL优化 Oracle sql语句优化 SQL语句的优化
转载请出自出处：http://eksliang.iteye.com/blog/2097999 SQL语句的优化总结如下 sql语句的优化可以按照如下六个步骤进行：合理使用索引避免或者简化排序消除对大表的扫描避免复杂的通配符匹配调整子查询的性能 EXISTS和IN运算符下面我就按照上面这六个步骤分别进行总结：
浅析：Android 嵌套滑动机制（NestedScrolling） gg163 android 移动开发滑动机制嵌套
谷歌在发布安卓 Lollipop版本之后，为了更好的用户体验，Google为Android的滑动机制提供了NestedScrolling特性 NestedScrolling的特性可以体现在哪里呢？ 比如你使用了Toolbar，下面一个ScrollView，向上滚
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基础数据结构和算法九：Binary Search Tree sunwinner Algorithm
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高手问答：Java老A带你全面提升Java单兵作战能力！ ITeye管理员 java
本期特邀《Java特种兵》作者：谢宇，CSDN论坛ID: xieyuooo 针对JAVA问题给予大家解答，欢迎网友积极提问，与专家一起讨论! 作者简介：淘宝网资深Java工程师，CSDN超人气博主，人称“胖哥”。 CSDN博客地址： http://blog.csdn.net/xieyuooo 作者在进入大学前是一个不折不扣的计算机白痴，曾经被人笑话过不懂鼠标是什么，

【完整流程】用VSCode替换Vivado默认编辑器

1 安装软件

1.1 Vivado

1.2 VSCode

1.3 Python3

2 配置软件

3 界面优化

4 小技巧

5 缺点

你可能感兴趣的:(Verilog,HDL)