- Verilog 语法知识1
学习的参考资料是夏宇闻的《veirlog经典教程》第三版,可能刚看这本书有点迷糊,但我觉得有从语言基础的同学学起来还是能看懂的。这里我列举了自己学习觉得应该注意的地方。VerilogHDL的基本语法11.变量:变量即在程序运行过程中其值可以改变的量,在VerilogHDL中变量的数据类型有很多种wire型wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。Verilog程序模块中输
- Verilog HDL基础语法1-1
酱酱酱酱酱
Verilog与FPGAfpga开发
一、语法特点及规则①Verilog采用模块化结构,数据类型和变量、基本运算符等基本语法,语法类型和C语言很相似。②每行只写一个声明语句或说明,每个VerilogHDL源文件中只能写一个顶层模块,也不能把一个顶层模块分成几部分写在几个源文件中。③源文件名字和文件内容有关,最好与顶层文件同名,命名时,第一个字符为字母或下划线。④源文件用层层缩进的格式来写。⑤变量名的大小写应自始至终保持一致。⑥对关键步
- FPGA verliog语言学习日志
藏进云的褶皱
FPGAfpga开发学习
1.什么是verilog语言VerilogHDL(HardwareDescriptionLanguage)是一种用于电子系统设计和建模的硬件描述语言。它广泛应用于数字电路的设计和验证,特别是在FPGA(现场可编程门阵列)和ASIC(应用特定集成电路)的开发中。VerilogHDL允许设计师通过编写代码来描述电路的行为和结构,这些代码可以被合成工具转换成实际的硬件电路。以下是VerilogHDL的一
- FPGA基础 -- Verilog 概率分布函数
sz66cm
FPGA基础fpga开发
Verilog概率分布函数(PDF,ProbabilityDistributionFunction)。一、引言:Verilog语言中的概率建模场景虽然VerilogHDL本身是一种确定性的硬件描述语言,但在仿真验证环境中(尤其是testbench设计中),我们经常需要引入随机性:模拟信号的随机抖动随机输入测试样本(Fuzz测试、随机码流)建立蒙特卡洛模拟(MonteCarlo)功能覆盖率分析中生成
- FPGA基础 -- Verilog行为建模之循环语句
sz66cm
FPGA基础fpga开发
行为级建模(BehavioralModeling)是VerilogHDL中最接近软件编程语言的一种描述方式,适用于功能建模和仿真建模的初期阶段。在行为级中,循环语句(loopstatements)是常见且重要的控制结构,用于重复执行一段操作。我们从浅到深系统讲解Verilog中的行为级建模循环语句,分为以下几个层次:一、基础循环语句类型总览Verilog提供了以下几种循环语句:语句类型说明repe
- 第四篇 Verilog HDL入门-行为级建模
一、过程语句使用中需要注意的问题在信号定义形式方面,无论是对时序逻辑还是组合逻辑描述,Verilog要求在过程语句(initial和always)中,被赋值信号必须定义为reg类型。在敏感事件表方面,这是VerilogHDL语言中一个关键性设计,如何选取敏感事件作为过程的触发事件,在VerilogHDL程序中有一定的设计要求。(1)、采用过程对组合电路进行描述时,作为全部的输入信号需要列入敏感信息
- 实验二:数码管动态显示实验
俺不是西瓜太郎´•ﻌ•`
实验报告fpga开发
实验二数码管动态显示实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验视频与图片实验目的设计具有异步复位、同步置数(可选)的十进制计数器(模值为学号后3位),并利用数码管动态显示计数值,实现一个秒计数器功能,数字每加一即为一秒。实验内容原理描述本实验采用层次化设计思想,分为三个主要模块:十进制计数器:具有异步复位
- 实验一:数据选择器实验
俺不是西瓜太郎´•ﻌ•`
实验报告fpga开发
实验一数据选择器实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验照片实验目的熟悉使用VerilogHDL的三种不同描述方式进行基本逻辑电路建模,实现数据扩展。学习使用Vivado进行逻辑设计的基本流程。学习使用Nexys4FPGA硬件开发板,了解开发板主要的外围接口。了解设计源代码与仿真代码的区别。实验内容原理
- Verilog 不可综合部分
Arthur...J
EDAfpga
Verilog中存在部分用于仿真验证的子集,只在仿真时使用,因为没有对应的硬件元件,因此不可综合。一般综合工具不支持的VerilogHDL结构initialtable,primitive(UDP)fork...joinforce...releasedeassigndefparameventforever,while,repeatrtan,tran,tranif0,tranif1,rtranif0,
- 大实验:基于赛灵思csg324100T,pmodMAXsonar的危险距离警报
俺不是西瓜太郎´•ﻌ•`
实验报告fpga开发
实验五危险距离报警器实验报告目录实验目的实验内容原理描述VerilogHDL设计源代码XDC文件配置下板测试实验体会实验照片实验目的利用NEXYSA7及verilog代码制作危险距离报警器,借助pmod模块MaxSonar实现测距功能。应用场景包括:倒车入库刮蹭警示、汽车盲区检测防误伤、极端天气水位警报等。实验内容原理描述1.流水灯实现通过计数器cnt和led_control,实现0.2s为周期的
- (36)Verilog实现RAM【双端口】
宁静致远dream
fpga开发
(36)Verilog实现RAM【双端口】1.1目录1)目录2)FPGA简介3)VerilogHDL简介4)Verilog实现RAM【双端口】5)结语1.2FPGA简介FPGA(FieldProgrammableGateArray)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门
- verilog中的timescale用法
斐非韭
sv
timescale是VerilogHDL中的一种时间尺度预编译指令,它用来定义模块的仿真时的时间单位和时间精度。格式如下:`timescale仿真时间单位/时间精度注意:用于说明仿真时间单位和时间精度的数字只能是1、10、100,不能为其它的数字。而且,时间精度不能比时间单位还要大。最多两则一样大。比如:下面定义都是对的:`timescale1ns/1ps`timescale100ns/100ns
- 学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | (十二)Verilog程序设计举例 | 2023.11.6/星期一/天气晴
杨肉师傅
学习XilinxZYNQFPGA开发学习fpga开发
系列文章目录专栏系列文章:学习XilinxZYNQFPGA开发文章目录系列文章目录摘要一、设计思路二、创建Verilog源文件三、编写Verilog源程序或门模块my_or2.v半加器模块h_adder.v全加器模块f_adder.v四、仿真五、查看RTL分析摘要在上一次的学习内容《Vivado建立工程》的基础上,我已经有一个工程了,现在以1位全加器的设计过程来举例说明VerilogHDL程序的设
- Verilog HDL:分频器设计
弄曲幽篁
HDLfpga开发
分频器的设计(VerilogHDL)在fpga应用中,有时需要对系统时钟进行分频。通常情况下有两种情况,一种是偶分频,一种是奇分频。偶分频偶分频指的是分频系数是偶数的分频器。比如,假设输入时钟是100MHz,分频系数是2,则输出的方波频率为50MHz。偶分频的实现比较简单。分频系数实际上代表的是输出信号的周期同输入信号的周期的倍数。因此,设分频系数为N,则每隔N/2个输入信号周期,输出信号电平发生
- verilog reg赋初值_Verilog语法之六:阻塞赋值与非阻塞赋值
weixin_39638647
verilogreg赋初值verilog中foreveralways三人表决器逻辑表达式与非
本文首发于微信公众号“花蚂蚁”,想要学习FPGA及Verilog的同学可以关注一下。一、初步理解阻塞赋值与非阻塞赋值在VerilogHDL语言中,信号有两种赋值方式:(1).非阻塞(Non_Blocking)赋值方式(如b<=a;)块结束后才完成赋值操作。b的值并不是立刻就改变的。这是一种比较常用的赋值方法。(特别在编写可综合模块时)(2).阻塞(Blocking)赋值方式(如b=a;)赋值语句执
- ise verilog多模块编译_如何使用ISE高效开发Verilog项目(新手)
weixin_39822923
iseverilog多模块编译
高效开发VerilogHDL项目
[email protected]作者:刘乾@北航计算机学院免责声明这份文档完全是依据作者在实际项目开发中总结出的经验撰写而成的。本文档仅供参考。作者不对文档中的任何错误负责。引言:关于ISE的问题库的使用说明从ISE里进入的方式是:Help→XilinxontheWeb→SupportandServices一、ISE常见问题很多同学表示从来没有用过这个帮助库,这个库是
- 【数字系统】LED动态显示模块设计:数据输入/动态显示/按键信号转换 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
StormBorn_
数字系统设计fpgafpga/cpldverilog硬件芯片
一、实验目的1.学习理解LED动态显示的工作原理2.进一步掌握VerilogHDL层次化的设计方法。3.掌握VerilogHDL行为级描述与结构化描述方法。4.显示数值的数据输入模块、数据动态显示模块、信息可调整的动态显示顶层模块的设计与仿真。二、实验过程步骤1、设计模块1:显示数值的数据输入display_decodea.模块功能要求八段数码管有两种不同的形式:一种是八个发光二极管的阳极都连在一
- 【从零开始学习计算机科学】数字逻辑(四)数字系统设计
贫苦游商
学习数字逻辑verilog数字系统HDL数字电路FPGA
【从零开始学习计算机科学】数字逻辑(四)数字系统设计数字系统设计硬件描述语言HDL(HardwareDescriptionLanguage)VerilogHDL的起源与发展HDL软核、固核和硬核的重用HDL的应用数字系统设计实现数字系统设计一个数字集成电路的可以从不同的层次(系统级、算法级、寄存器传输级、门级、开关级)以及不同的领域(行为领域、结构领域、物理领域)进行描述。三个领域主要含义如下:行
- FPGA 学习笔记:Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二
zhangsz_sh
FPGA开发技术fpga开发学习
前言因为FPGADDR3测试的工程搭建步骤比较的多,所以分成几篇来写,这样利于把复杂的事情拆分,利于理解与实际的操作上一篇搭建了初步的HelloWorld工程,还没写什么代码或者改什么配置,所以FPGA开发,并不是上来就写VerilogHDL,而是要把更多的时间用在:目标是什么?DDR3测试,正常DDR3能否当RAM一样使用清楚要做什么,这里通过搭建嵌入式软核处理器的方式,快速验证实现与验证:搭建
- Verilog学习方法—基础入门篇(一)
博览鸿蒙
FPGAfpga开发
前言:在FPGA开发中,VerilogHDL(硬件描述语言)是工程师必须掌握的一项基础技能。它不仅用于描述数字电路,还广泛应用于FPGA的逻辑设计与验证。对于初学者来说,掌握Verilog的核心概念和基本语法,是深入FPGA开发的第一步。本篇文章将从Verilog基础入门的角度,帮助你快速建立学习框架,逐步掌握Verilog的使用方法。1.了解Verilog的基本概念1.1什么是Verilog?V
- 【从零开始学习计算机科学】数字逻辑(五) Verilog HDL语言
贫苦游商
学习fpga开发数字逻辑verilogHDL硬件开发逻辑电路
【从零开始学习计算机科学】数字逻辑(五)VerilogHDL语言VerilogHDL语言8位全加器8位计数器2位比较器三态驱动器VerilogHDL模块的结构模块声明。端口定义。信号类型。功能描述verilog描述级别verilog关键字verilog标识符编写VerilogHDL源代码的标准数据类型常量变量nets型变量register型变量reg型变量运算符及表达式算术运算符逻辑运算符位运算符
- (14)FPGA与GPU区别
宁静致远dream
FPGA入门与提升(培训课程)fpga开发
(14)FPGA与GPU区别1文章目录1)文章目录2)FPGA入门与提升课程介绍3)FPGA简介4)FPGA与GPU区别5)技术交流6)参考资料2FPGA入门与提升课程介绍1)FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升;2)FPGA基础知识;3)VerilogHDL基本语法;4)FPGA入门实例;5)FPGA设计输入,包括代码输入、原语输入;6)FPGA设计技巧;7
- 大学实验课设无忧 ------ 基于FPGA动态数码管数字时钟
FPGA猫
大学实验课设无忧fpga开发
一、前言动态数码管显示是FPGA开发中常见的应用场景之一,尤其在数字时钟、计数器等设计中广泛应用。本文将介绍如何使用FPGA实现一个基于动态数码管的数字时钟,能够显示时、分、秒。该设计基于XilinxFPGA开发板,使用VerilogHDL编写代码,适合初学者学习和参考。二、设计思路本设计分为以下主要模块:时钟分频模块:将系统时钟分频为1Hz信号,用于计时或符合设计需求的频率。动态扫描模块:控制数
- FPGA约束:如何生成时钟多路复用器及时钟约束?
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fpga开发matlab
FPGA约束:如何生成时钟多路复用器及时钟约束?在现代数字电路设计中,高速信号的传输对时钟信号的要求非常严格。设计者通常需要生成各种时钟信号,并为其指定合适的时钟约束。为了优化资源使用,FPGA中经常使用时钟多路复用器来同时提供多个时钟。本文将介绍如何使用VerilogHDL编写时钟多路复用器,并为其生成合适的时钟约束。时钟多路复用器的实现代码如下所示:moduleclk_mux#(paramet
- 初识 Verilog
栀栀栀
笔记
Verilog综述:类C,并行,自顶向下,硬件描述语言,VHDL,VerilogHDL。VHDL,VerilogHDL,两种不同描述语言。Verilog语言(并行,硬件)类似C语言(串行,软件)。基础知识:1.Verilog的四值逻辑系统0低电平1高电平X不确定Z高阻态2.Verilog的数据类型寄存器数据类型表示一个抽象的数据存储单元,只能在always语句和initial语句等过程语句中被赋值
- 【芯片设计- RTL 数字逻辑设计入门 15 -- 函数实现数据大小端转换】
CodingCos
芯片设计RTL数字逻辑设计扫盲fpga开发FPGA大小端转换fpgafunction
文章目录函数实现数据大小端转换函数语法函数使用的规则VerilogandTestbench综合图VCS仿真波形函数实现数据大小端转换在数字芯片设计中,经常把实现特定功能的模块编写成函数,在需要的时候再在主模块中调用,以提高代码的复用性和提高设计的层次,分别后续的修改。请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。程序的接口信号图如下:使用VerilogHDL实现
- 【芯片设计- RTL 数字逻辑设计入门 13 -- generate_for 和 for】
CodingCos
芯片设计RTL数字逻辑设计扫盲generate_forverilogfor
文章目录generate_forverilogcodetestbenchcode仿真波形for循环verilogcode仿真波形错误小结generate_for在某个module中包含了很多相似的连续赋值语句,请使用generata…for语句编写代码,替代该语句,要求不能改变原module的功能。使用VerilogHDL实现以上功能并编写testbench验证。moduletemplate_mo
- 1.1 Verilog 教程
二当家的素材网
Verilog教程fpga开发Verilog
VerilogHDL(简称Verilog)是一种硬件描述语言,用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog继承了C语言的多种操作符和结构,与另一种硬件描述语言VHDL相比,语法不是很严格,代码更加简洁,更容易上手。Verilog不仅定义了语法,还对语法结构都定义了清晰的仿真语义。因此,Verilog编写的数字模型就能够使用Verilog仿真器进行验证。
- 【INTEL(ALTERA)】错误 (22595): 英特尔 Quartus不支持“BDF”类型的实体“entity_path/entity_name”
神仙约架
INTEL(ALTERA)FPGABDFQuartusfpga开发
说明从英特尔®Quartus®Prime专业版软件版本23.3开始,块设计格式(.BDF)已被弃用。任何现有的BDF设计文件都必须转换为VerilogHDL或VHDL。解决方法使用英特尔®Quartus®PrimeStandardEdition命令行和以下命令之一将您的BDF文件转换为VerilogHDL或VHDL:quartus_map--convert_bdf_to_verilog=quart
- 16-Verilog实现二线制I2C CMOS串行EEPROM的读写操作
向兴
Verilog数字系统设计教程数字芯片Verilog设计
Verilog实现二线制I2CCMOS串行EEPROM的读写操作1,二线制I2CCMOS串行EEPROM的简单介绍2,I2C总线特征介绍3,二线制I2C、CMOS串行EEPROM的读写操作4,EEPROM的VerilogHDL程序4.1,EEPROM的行为模型思路如下:eeprom.vRTL设计代码4.2,EEPROM_WR的行为模型,RTL设计代码:eeprom_wr.v4.3,下面的程序就是把
- Enum 枚举
120153216
enum枚举
原文地址:http://www.cnblogs.com/Kavlez/p/4268601.html Enumeration
于Java 1.5增加的enum type...enum type是由一组固定的常量组成的类型,比如四个季节、扑克花色。在出现enum type之前,通常用一组int常量表示枚举类型。比如这样:
public static final int APPLE_FUJI = 0
- Java8简明教程
bijian1013
javajdk1.8
Java 8已于2014年3月18日正式发布了,新版本带来了诸多改进,包括Lambda表达式、Streams、日期时间API等等。本文就带你领略Java 8的全新特性。
一.允许在接口中有默认方法实现
Java 8 允许我们使用default关键字,为接口声明添
- Oracle表维护 快速备份删除数据
cuisuqiang
oracle索引快速备份删除
我知道oracle表分区,不过那是数据库设计阶段的事情,目前是远水解不了近渴。
当前的数据库表,要求保留一个月数据,且表存在大量录入更新,不存在程序删除。
为了解决频繁查询和更新的瓶颈,我在oracle内根据需要创建了索引。但是随着数据量的增加,一个半月数据就要超千万,此时就算有索引,对高并发的查询和更新来说,让然有所拖累。
为了解决这个问题,我一般一个月会进行一次数据库维护,主要工作就是备
- java多态内存分析
麦田的设计者
java内存分析多态原理接口和抽象类
“ 时针如果可以回头,熟悉那张脸,重温嬉戏这乐园,墙壁的松脱涂鸦已经褪色才明白存在的价值归于记忆。街角小店尚存在吗?这大时代会不会牵挂,过去现在花开怎么会等待。
但有种意外不管痛不痛都有伤害,光阴远远离开,那笑声徘徊与脑海。但这一秒可笑不再可爱,当天心
- Xshell实现Windows上传文件到Linux主机
被触发
windows
经常有这样的需求,我们在Windows下载的软件包,如何上传到远程Linux主机上?还有如何从Linux主机下载软件包到Windows下;之前我的做法现在看来好笨好繁琐,不过也达到了目的,笨人有本方法嘛;
我是怎么操作的:
1、打开一台本地Linux虚拟机,使用mount 挂载Windows的共享文件夹到Linux上,然后拷贝数据到Linux虚拟机里面;(经常第一步都不顺利,无法挂载Windo
- 类的加载ClassLoader
肆无忌惮_
ClassLoader
类加载器ClassLoader是用来将java的类加载到虚拟机中,类加载器负责读取class字节文件到内存中,并将它转为Class的对象(类对象),通过此实例的 newInstance()方法就可以创建出该类的一个对象。
其中重要的方法为findClass(String name)。
如何写一个自己的类加载器呢?
首先写一个便于测试的类Student
- html5写的玫瑰花
知了ing
html5
<html>
<head>
<title>I Love You!</title>
<meta charset="utf-8" />
</head>
<body>
<canvas id="c"></canvas>
- google的ConcurrentLinkedHashmap源代码解析
矮蛋蛋
LRU
原文地址:
http://janeky.iteye.com/blog/1534352
简述
ConcurrentLinkedHashMap 是google团队提供的一个容器。它有什么用呢?其实它本身是对
ConcurrentHashMap的封装,可以用来实现一个基于LRU策略的缓存。详细介绍可以参见
http://code.google.com/p/concurrentlinke
- webservice获取访问服务的ip地址
alleni123
webservice
1. 首先注入javax.xml.ws.WebServiceContext,
@Resource
private WebServiceContext context;
2. 在方法中获取交换请求的对象。
javax.xml.ws.handler.MessageContext mc=context.getMessageContext();
com.sun.net.http
- 菜鸟的java基础提升之道——————>是否值得拥有
百合不是茶
1,c++,java是面向对象编程的语言,将万事万物都看成是对象;java做一件事情关注的是人物,java是c++继承过来的,java没有直接更改地址的权限但是可以通过引用来传值操作地址,java也没有c++中繁琐的操作,java以其优越的可移植型,平台的安全型,高效性赢得了广泛的认同,全世界越来越多的人去学习java,我也是其中的一员
java组成:
- 通过修改Linux服务自动启动指定应用程序
bijian1013
linux
Linux中修改系统服务的命令是chkconfig (check config),命令的详细解释如下: chkconfig
功能说明:检查,设置系统的各种服务。
语 法:chkconfig [ -- add][ -- del][ -- list][系统服务] 或 chkconfig [ -- level <</SPAN>
- spring拦截器的一个简单实例
bijian1013
javaspring拦截器Interceptor
Purview接口
package aop;
public interface Purview {
void checkLogin();
}
Purview接口的实现类PurviesImpl.java
package aop;
public class PurviewImpl implements Purview {
public void check
- [Velocity二]自定义Velocity指令
bit1129
velocity
什么是Velocity指令
在Velocity中,#set,#if, #foreach, #elseif, #parse等,以#开头的称之为指令,Velocity内置的这些指令可以用来做赋值,条件判断,循环控制等脚本语言必备的逻辑控制等语句,Velocity的指令是可扩展的,即用户可以根据实际的需要自定义Velocity指令
自定义指令(Directive)的一般步骤
&nbs
- 【Hive十】Programming Hive学习笔记
bit1129
programming
第二章 Getting Started
1.Hive最大的局限性是什么?一是不支持行级别的增删改(insert, delete, update)二是查询性能非常差(基于Hadoop MapReduce),不适合延迟小的交互式任务三是不支持事务2. Hive MetaStore是干什么的?Hive persists table schemas and other system metadata.
- nginx有选择性进行限制
ronin47
nginx 动静 限制
http {
limit_conn_zone $binary_remote_addr zone=addr:10m;
limit_req_zone $binary_remote_addr zone=one:10m rate=5r/s;...
server {...
location ~.*\.(gif|png|css|js|icon)$ {
- java-4.-在二元树中找出和为某一值的所有路径 .
bylijinnan
java
/*
* 0.use a TwoWayLinkedList to store the path.when the node can't be path,you should/can delete it.
* 1.curSum==exceptedSum:if the lastNode is TreeNode,printPath();delete the node otherwise
- Netty学习笔记
bylijinnan
javanetty
本文是阅读以下两篇文章时:
http://seeallhearall.blogspot.com/2012/05/netty-tutorial-part-1-introduction-to.html
http://seeallhearall.blogspot.com/2012/06/netty-tutorial-part-15-on-channel.html
我的一些笔记
===
- js获取项目路径
cngolon
js
//js获取项目根路径,如: http://localhost:8083/uimcardprj
function getRootPath(){
//获取当前网址,如: http://localhost:8083/uimcardprj/share/meun.jsp
var curWwwPath=window.document.locati
- oracle 的性能优化
cuishikuan
oracleSQL Server
在网上搜索了一些Oracle性能优化的文章,为了更加深层次的巩固[边写边记],也为了可以随时查看,所以发表这篇文章。
1.ORACLE采用自下而上的顺序解析WHERE子句,根据这个原理,表之间的连接必须写在其他WHERE条件之前,那些可以过滤掉最大数量记录的条件必须写在WHERE子句的末尾。(这点本人曾经做过实例验证过,的确如此哦!
- Shell变量和数组使用详解
daizj
linuxshell变量数组
Shell 变量
定义变量时,变量名不加美元符号($,PHP语言中变量需要),如:
your_name="w3cschool.cc"
注意,变量名和等号之间不能有空格,这可能和你熟悉的所有编程语言都不一样。同时,变量名的命名须遵循如下规则:
首个字符必须为字母(a-z,A-Z)。
中间不能有空格,可以使用下划线(_)。
不能使用标点符号。
不能使用ba
- 编程中的一些概念,KISS、DRY、MVC、OOP、REST
dcj3sjt126com
REST
KISS、DRY、MVC、OOP、REST (1)KISS是指Keep It Simple,Stupid(摘自wikipedia),指设计时要坚持简约原则,避免不必要的复杂化。 (2)DRY是指Don't Repeat Yourself(摘自wikipedia),特指在程序设计以及计算中避免重复代码,因为这样会降低灵活性、简洁性,并且可能导致代码之间的矛盾。 (3)OOP 即Object-Orie
- [Android]设置Activity为全屏显示的两种方法
dcj3sjt126com
Activity
1. 方法1:AndroidManifest.xml 里,Activity的 android:theme 指定为" @android:style/Theme.NoTitleBar.Fullscreen" 示例: <application
- solrcloud 部署方式比较
eksliang
solrCloud
solrcloud 的部署其实有两种方式可选,那么我们在实践开发中应该怎样选择呢? 第一种:当启动solr服务器时,内嵌的启动一个Zookeeper服务器,然后将这些内嵌的Zookeeper服务器组成一个集群。 第二种:将Zookeeper服务器独立的配置一个集群,然后将solr交给Zookeeper进行管理
谈谈第一种:每启动一个solr服务器就内嵌的启动一个Zoo
- Java synchronized关键字详解
gqdy365
synchronized
转载自:http://www.cnblogs.com/mengdd/archive/2013/02/16/2913806.html
多线程的同步机制对资源进行加锁,使得在同一个时间,只有一个线程可以进行操作,同步用以解决多个线程同时访问时可能出现的问题。
同步机制可以使用synchronized关键字实现。
当synchronized关键字修饰一个方法的时候,该方法叫做同步方法。
当s
- js实现登录时记住用户名
hw1287789687
记住我记住密码cookie记住用户名记住账号
在页面中如何获取cookie值呢?
如果是JSP的话,可以通过servlet的对象request 获取cookie,可以
参考:http://hw1287789687.iteye.com/blog/2050040
如果要求登录页面是html呢?html页面中如何获取cookie呢?
直接上代码了
页面:loginInput.html
代码:
<!DOCTYPE html PUB
- 开发者必备的 Chrome 扩展
justjavac
chrome
Firebug:不用多介绍了吧https://chrome.google.com/webstore/detail/bmagokdooijbeehmkpknfglimnifench
ChromeSnifferPlus:Chrome 探测器,可以探测正在使用的开源软件或者 js 类库https://chrome.google.com/webstore/detail/chrome-sniffer-pl
- 算法机试题
李亚飞
java算法机试题
在面试机试时,遇到一个算法题,当时没能写出来,最后是同学帮忙解决的。
这道题大致意思是:输入一个数,比如4,。这时会输出:
&n
- 正确配置Linux系统ulimit值
字符串
ulimit
在Linux下面部 署应用的时候,有时候会遇上Socket/File: Can’t open so many files的问题;这个值也会影响服务器的最大并发数,其实Linux是有文件句柄限制的,而且Linux默认不是很高,一般都是1024,生产服务器用 其实很容易就达到这个数量。下面说的是,如何通过正解配置来改正这个系统默认值。因为这个问题是我配置Nginx+php5时遇到了,所以我将这篇归纳进
- hibernate调用返回游标的存储过程
Supanccy2013
javaDAOoracleHibernatejdbc
注:原创作品,转载请注明出处。
上篇博文介绍的是hibernate调用返回单值的存储过程,本片博文说的是hibernate调用返回游标的存储过程。
此此扁博文的存储过程的功能相当于是jdbc调用select 的作用。
1,创建oracle中的包,并在该包中创建的游标类型。
---创建oracle的程
- Spring 4.2新特性-更简单的Application Event
wiselyman
application
1.1 Application Event
Spring 4.1的写法请参考10点睛Spring4.1-Application Event
请对比10点睛Spring4.1-Application Event
使用一个@EventListener取代了实现ApplicationListener接口,使耦合度降低;
1.2 示例
包依赖
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