门级仿真（Gate-Level Stimulation, GLS）

静态时序分析（Static Timing Analysis, STA）在没有激励输入的情况下分析通路中触发器是否满足建立时间和保持时间，静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，由于可以比较准确地确定路径的最小延时，静态时序分析可以理论上计算出电路的最大时钟频率，同时也可以通过静态时序分析的结果优化电路，提高最大时钟频率。数字集成电路的三大要素：速度（时钟频率）、面积和功耗，因此静态时序分析在数字集成电路中占据重要一环。而动态时序分析（Dynamic timing analysis, DTA）是在有激励输入的情况下分析通路中触发器是否满足建立时间和保持时间。以下是静态时序分析和动态时序分析优缺点分析（摘自https://blog.csdn.net/zyn1347806/article/details/79536836）

 

静态时序分析

优点：

1.它不需要输入向量就能穷尽所有的路径；

2.运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计。因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

缺点

静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序分析。

动态时序分析

优点

比较精确，而且同静态时序相比较，它适用于更多的设计类型（同步电路+异步电路）。

缺点

1.分析的速度比较慢

2.需要使用输入矢量，随着规模增大，所需要的向量数量以指数增长，但不可能覆盖到所有的输入情况，这使得它在分析的过程中有可能会遗漏一些关键路径，且这种方法难以保证足够的覆盖率。

 

SOC芯片存在多个时钟域，即存在异步逻辑，虽然静态时序分析有诸多优点，但其不能对异步电路进行时序分析，而电路模块通常只有单一时钟域。可以总结如下，对于复杂的SOC芯片，门级仿真通常采用动态时序分析，而对于电路模块，门级仿真通常采用静态时序分析。

下图是静态时序分析时的四条时序路径

 

 

path1 开始于一个input port 且结束于时序元件的数据输入端

path2 开始于时序元件的时钟pin且结束于时序元件的数据输入端

path3 开始于时序元件的时钟pin且结束在一个output port

path4 开始于input port 且结束于 output port

为了实现产品的快速面市，SOC芯片通常采用IP模块集成，所采用的的IP模块均满足时序要求，而IP模块之间的连接、IP模块与VIP模块之间可能存在时序违例，因此门级仿真只挑选具有以下特征的pattern。由于门级仿真花费的时间远远多于功能仿真，且可能多个pattern共用相同的pad，所以门级仿真需要按照以下规则从功能仿真的pattern中挑选以加快仿真。