（2-2）OV5640 解码模块的 IP 设计

这是一个基于 Verilog 的 OV5640 解码模块的 IP 设计，主要是实现 OV5640 输入的 8 比特数据解码为 16 比特数据，进而编码为 RGB888，从而符合 Video In to AXI4-Stream 的数据协议。

module Decoder(
	input cmos_clk_i,
	input rst_n_i,
	input cmos_pclk_i,
	input cmos_href_i,
	input cmos_vsync_i,
	input[7:0]cmos_data_i,
	output cmos_xclk_o,
	output hs_o,
	output vs_o,
	output reg [15:0] rgb565_o,
	output vid_clk_ce
    );

parameter [5:0] CMOS_FRAME_WAITCNT = 4'd15;
reg[4:0] rst_n_reg = 5'd0;

always @(posedge cmos_clk_i) begin
	rst_n_reg <= {rst_n_reg[3:0],rst_n_i};
end

reg [1:0] vsync_d;
reg [1:0] href_d;
wire vsync_start;
wire vsync_end;

always @(posedge cmos_pclk_i) begin
	vsync_d <= {vsync_d[0],