modelsim ddr3仿真lattice diamond

转载大部分https://www.cnblogs.com/fhyfhy/p/5224208.html并对其中某些地方就行了改进

自己使用平台：lattice diamond 3.5

ddr3 ip版本1.5

modelsim 10.1c(据说6.6以下仿真有问题）

改进地方：在testbench中加入扩展文件，红色字体已标注

 一、 DDR3 的IP 核的生成

        1、 选择DDR IP核的生成路径、名字以及哪种语言之后就可以设置DDR IP 的参数了。

        2、选择存储大小，可以选择1G、2G、4G或custom。 操作时钟选择（如果速度等级为8，则就没得选择只有跑到300M）。

       Memory Type 选择on_board_memory，就是焊接在板子上的DDR 芯片。memory data bus size 定义了数据总线的宽度。

      configuration 定义了数据配置的方式，有x16,x8,x4等等，具体的可以参考datasheet.

         需要注意的是：1、在两个ddr在扩展位宽使用的时候，要选择2T模式。

      2T MODE

          This option allows the user to enable or disable the 2T timing for command signals when Dual Rank DIMM or 2 
      Chip select is selected. This option is not available for SingleRank DIMM or 1 Chip select setting.

                              2、在和Frame IP 核一起使用的时候，data_rdy to write data  delay 的参数要选择为2.

                       

         

   3、选择行和列的宽度，burst Length 的长度。

         

 4、选择DDRIP  生成在左边还是在右边。左右不同，clk_in pin不同，em_ddr_clk的位置不同，DQS也不相同。

 5、生成ip核之后，就是将文件加入到工程中，以便使用和仿真。

     首先将蓝色方框内的任一个（.ipx或.ipc）加入到工程里，用于综合；将_beh.v文件也加入到工程中，用于仿真。

 6、在生成的IP核内的以下路径内找到ecp3的文件夹内的DDR IP 内的顶层文件加入到工程里。

 7、在IP核内的以下路径找到以下文件，将除了pmi_开头的其他文件都加入到工程里，用于生成DDR所需的时钟。

8、最后加入完之后，基本就是下面的样子 （注，这里没加入_beh.v文件，如果加入的话，将他设置为仅仅仿真即可）。

  如果需要则加入其他的文件和驱动文件即可做设计了。

 

二 、仿真的建立：

        1、在IP核内的以下路径找到以下三个文件加入并设置为仅仅仿真。这三个文件的作用是作为外部监视和仿真头文件（test_mem_ctrl）.

    

  2、在IP核内部的以下路径内将以下两个文件加入到工程里，设置为仅仅仿真。这两个文件的作用是模拟外部DDR器件，并存储数据。

、

 3、加入之后，基本就是下图这样的了。

 

4、然后建立仿真工程。并调用Modelsim仿真.在Modelsim里第一次自动运行仿真的时候，会出现下面的错误。双击错误的信息，会弹出

错误文件的错误提示。基本都是找不到参数文件，只要把参数文件copy到testbench的工程里就可以了。

 5、在IP核的以下路径内找到ddr3_sdram_mem_params.v文件，copy到testbench的工程下。

    还有就是以下三个文件都要copy到testbench的工程目录下，如果是单独仿真，那么就放在modelsim仿真工程下。

     还有个是模拟外部DDR的参数，否则ddr3.v和ddr3_dimm_16.v就会出现错误。 

       接着打开modelsim内的ddr3_dimm_16.v文件，在顶部加入下面两个参数声明（原来是没有这连个参数声明的）。

 最好在DIamond的软件的工程内也把这个文件修改了，这样下次再使用这些文件建立新的仿真的时候就不需要加入这个参数声明了。在MYDDR3_beh.v中添加`include "ddr3_sdram_mem_params.v"

     在没有加入“tb_config_params.v”的声明的时候，ddr3_dimm_16.v文件会出现下面的报错。这是因为蓝色方框内的参数都在“tb_config_params.v

内声明的。

     最后，可以再次在MODELSIM中编译一下全部文件，如果没有错误，则就出现下面的提示，如果有错误，则需再次修改。

    

 在顶层文件test_mem_ctrl.v文件的底部还包括了下面两个我们已经加入的文件。这两个是任务声明文件。

 包括了仿真步骤和仿真任务的产生。

    testecase里面是仿真的步骤：

  1）、先是IP核的设置。可以看到都是用了任务名。比如：reset、init、self_ref等等。而这些任务的具体操作步骤都可以在cmd_gen.v的文件内找到。

    2）、设置MR0(只是设置了MR0)，然后就会读写数据。具体参数含义还是要看cmd_gen.v文件。

 3）、改变突发长度只需要设置MR0即可。

  4）、设置为OTF模式，突发长度由otf_bit参数决定。

   5）、设置为OTF模式并且burst_cnt可以改变。

    6、运行仿真头文件 test_mem_ctrl，加载ecp3库文件，并且将仿真进行到自动停止。观察仿真波形。

    1）、初始化完成

    2）、设置IP核。

  3）当cmd==2 的时候开始写数据。cmd_rdy = 1,则命令被接受。

     写入的第一个数据'Hd82d5c69ea418124,然后在数据线上四位一个数据，从低位向高位写起。'h8124,'hea41,'h5c69,'hd82d.依次被写入到DDR芯片内的

第一个地址、第二个地址、、、等。

   burst_length 为4， burst_count 为15的情况。

 

  2）、读取数据的操作的情况。

   3）、读取数据操作和写入数据操作的区分可以是：em_ddr_dqs信号。在写操作时，em_ddr_dqs先变为11，再变为00，当再次变为11时就开始了

写入第一个数据。当读取操作时，em_ddr_dqs先是变为00，然后再保持一个时钟，然后变为11，开始读取第一个数据。所以根据这可以判断出下图

左边是读取操作，右边是写入操作。

 4）、下图是burst_length = 4,brust_count = 15的情况下读数据操作的波形图。

 

    值得注意的是：；：：DDR IP核可以记忆若干读写操作，然后按顺序执行读写操作而不会混乱，这样可以大大节约DDR的操作时间。在进行读写操作的时候依然可以处理ddr的命令。