四选1数据选择器的VHDL程序设计

使用Quartus II 15.0编写VHDL程序并设置查看时序图*

第一步：* File–>VHDL File,如图1所示新建一个VHDL文件，并把需要设计的程序编写在这个编辑窗口中，效果如图2。然后把新建一个不是以中文命名的文件夹（课本上面说这个文件夹不能在桌面），文件夹的

代码如下（我没有写注释，懂的都懂哈哈）：

LIBRARY IEEE;
 USE IEEE.STD_LOGIC_1164.ALL;
 ENTITY M_1_OR_4 IS
 PORT (a, b, c, d, s0, s1 :IN STD_LOGIC; y :OUT STD_LOGIC);
 END ENTITY M_1_OR_4 ;
 ARCHITECTURE BHV OF M_1_OR_4  is
 SIGNAL S : STD_LOGIC_VECTOR(1 DOWNTO 0);
 BEGIN
 S <= s1 & s0;
  PROCESS(s1,s0) BEGIN
	 CASE(S) IS
	  WHEN "00" => y<=a;
	  WHEN "01" => y<=b;
	  WHEN "10" => y<=c;
	  WHEN "11" => y<=d;
	  WHEN  OTHERS => NULL ;
	 END CASE;
  END PROCESS;
END BHV;