verilog用计数器写一个分频模块

系统时钟100MHz，通过分频产生10kHz和0.5Hz的信号

• 设计文件

timescale 1ns / 1ps


module clk_div(
input       sys_clk     ,
input       sys_rst_n   ,

output      clk_10k     ,
output      clk_05
);
reg [13:0]  cnt_10k     ;
reg [14:0]  cnt_05      ;
reg         flag        ;

assign  clk_10k=(cnt_10k<=4999)?1:0;
assign  clk_05=(cnt_05<=9_999)?1:0;

always@(posedge sys_clk or negedge sys_rst_n)begin
    if(!sys_rst_n)
    cnt_10k<=0;
    else if(cnt_10k==14'd9999)
    cnt_10k<=0;
    else
    cnt_10k<=cnt_10k+1;  
end    


always@(posedge sys_clk or negedge sys_rst_n)begin
    if(!sys_rst_n)
    cnt_05<=0;
    else if(cnt_05==15'd19_999&cnt_10k==1)
    cnt_05<=0;
    else if(cnt_10k==1)
    cnt_05<=cnt_05+1;
    else
    cnt_05<=cnt_05;
end

        
endmodule

• 仿真文件

`timescale 1ns / 1ps

module sim_clk_div();
reg     sys_clk     ;
reg     sys_rst_n   ;
wire    clk_10k     ;
wire    clk_05      ;

initial begin
sys_clk=0;
sys_rst_n=0;
#200 sys_rst_n=1;
end

always
#5 sys_clk=~sys_clk;

clk_div u_clk_div(
.sys_clk        (sys_clk),
.sys_rst_n      (sys_rst_n),
                
.clk_10k        (clk_10k),
.clk_05         (clk_05)
);

endmodule

• 仿真结果
  

系统时钟50M，分频产生400k的信号

• 设计文件

always@(posedge sys_clk or negedge sys_rst_n )begin
    if(!sys_rst_n)begin
        cnt_124<=1'b0;
        clk_Rb_400k<=1'b0;
    end
    else if(cnt_124==7'd124)begin
        cnt_124<=1'b0;
        clk_Rb_400k<=1'b1;
    end
    else if(cnt_124==7'd4)begin
        clk_Rb_400k<=1'b0;
        cnt_124<=cnt_124+1'b1;
    end
    else
    cnt_124<=cnt_124+1'b1;
end  

总结： 使用计数器分频，只要分频系数是整数就可以实现分频，但要注意的是当分频系数为奇数的时候，输出时钟无法实现占空比为50%