Quartus II——基于Verilog HDL的数字秒表设计

一、实验内容

• 用Verilog HDL设计一个数字跑表，所需引脚和功能如下所示：
  

二、实验过程

（一）建立工程

(二)添加设计文件

• 选择Verilog文件：
  
• 代码：

module n_clk_top(
  input            clk,
  input            reset,
  input            pause,
  output reg [3:0] msh,   //百秒十位
  output reg [3:0] msl,   //百秒个位
  output reg [3:0] sh,    //秒十位
  output reg [3:0] sl,    //秒个位
  output reg [3:0] minh,  //分十位
  output reg [3:0] minl   //分个位
);

reg count1,count2;

//百分秒计数
always @(posedge clk or posedge reset)
 begin
   if(reset)
	  begin
	    {msh,msl}<=0;
		 count1<=0;
	  end
   else if(!pause)
      begin
	     if(msl==9)
		     begin
			  msl<=0;
			    if(msh==9)
				  begin
				   msh<=0;
					count1<=1;
					end
					else
					 msh<=msh+1;
				end
   else
    begin
	 msl<=msl+1;
	 count1<=0;
	 end
	 end
end

//秒计数
always@(posedge count1 or posedge reset)begin
   if(reset)
     begin
	    {sh,sl}<=0;
		 count2<=0;
	  end
	 else if(sl==9)
	   begin
	     sl<=0;
		  if(sh==5)
		    begin
			  sh<=0;
			  count2<=1;
			  end
			else
			  sh<=sh+1;
			end
		else	
		     begin
			  sl<=sl+1;
			  count2<=0;
			  end
end

//分计数
always @(posedge count2 or posedge reset)
  begin
   if(reset)
     begin
      minh<=0;
      minl<=0;
      end
    else if(minl==9)
       begin 
         minl<=0;
       if(minh==5)
         minh<=0;
	    else
	     minh<=minh+1;
      end
      else
      minl<=minl+1;
end
endmodule	

（三）综合分析与功能仿真

1.综合分析：

2.功能仿真：

• 建立波形文件：
  
• 导入接口后编辑仿真时间：
  
  

这里设置为10秒钟。

• 编辑时钟：
  

这里设置1ns为1拍。

• 调整好各个信号：
  
• 点击功能仿真：
  

由图可知，数字秒表计数到了10s。