verilog学习 (一)

在大学里学的是VHDL,不知道怎么学的,上个星期无聊把书拿出来看看,还是很有感觉的,vhdl不像是一般的pc程序,是有并发代码后顺序代码的.好几个并发的代码模式感觉跟OpenMP好像啊.额 扯远了.

然后我就找工具来模拟.首先想到的是Quartus II,因为大学时用的就这个,但是这个东东不仅很大,而且是收费的.虽然网上有破解版的,但是我懒得下载(o(︶︿︶)o ,太懒了).然后找与VHDL齐名verilog,首先找教程,http://www.asic-world.com/verilog/veritut.html 在这个教程的http://www.asic-world.com/verilog/tools.html这里面发现了ICarus Verilog这个工具,作者也说`This is best Free Verilog simulator out there`,试了下确实不错.额拍下脑门就学verilog了.

基本打算是每天照着教程上面学点,写点.

首先是第一个verilog程序.

module hello();
    initial
        begin
            $display("I'm a little code,in the big big world!");
        end
endmodule

编译下`iverilog hello.v -ohello`

运行`vvp hello`

基本步骤跟gcc差不多,只是运行时得使用 vvp 来运行.

结果如下:

好了 这是第一个小小verilog程序.