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#Verilog
[
Verilog
]带使能端的级联BCD码计数器 - 以时钟计数器为例
问题描述//模块声明moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);前置知识:BCD码:将十进制数的每一位(0~9)按序,用4位2进制数表示Decimal=[3:0]Binary(78)10=(0111,1000)BCDDecimal=[3:0]\Bi
Jason_Tye
·
2025-02-16 17:14
fpga开发
[
Verilog
]模块实例化驱动的理解
笔者在复习刷题HDLBits时,对模块实例化时,接口的驱动有了更深理解.问题描述实现100位的带涟漪进位(ripple-carry)的全加器处理过程这是一个纯组合逻辑电路,除了可能在CombinationalBlocksalways@(*)中进行的赋值外,无需reg,所以默认的wire类型不予显式.首先实现单位全加器full_addermodulefadd(inputa;inputb;inputc
Jason_Tye
·
2025-02-16 15:57
fpga开发
- `always @(posedge opt_txclk)` 触发后，调用内部有 `@(posedge opt_txclk)`的task
Verilog
的事件调度机制always@(posedgeopt_txclk)每当opt_txclk出现上升沿时，always块会被触发，进入执行状态。任务中的@(posedgeopt_txcl
零度随想
·
2025-02-13 08:41
fpga开发
均薪23W还缺人，FPGA工程师到底有多重要?
FPGA工程师的核心职责FPGA工程师主要负责FPGA的开发、调试和优化，具体包括：逻辑设计与实现：使用
Verilog
/VHDL等硬件描述语
博览鸿蒙
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2025-02-10 20:22
FPGA
fpga开发
Verilog
实现 FPGA 复杂算法的案例
有许多利用
Verilog
实现FPGA复杂算法的案例。例如，有一个项目是在FPGA中用
Verilog
实现开方运算。
百态老人
·
2025-02-09 14:55
fpga开发
XY2-100协议解析
前言XY2-100及XY2-100-E协议被广泛地应用于激光振镜的控制中，本文将从激光振镜控制原理，接口引脚定义，协议时序，以及
verilog
代码实现实现这几个角度展开本文。
李逍遥lzx
·
2025-02-09 14:51
fpga开发
XY2-100的
Verilog
实现
xy2_100.vmodulexy2_100(inputclk,inputtx_init,//当产生上升沿时，开始发数据inputwire[15:0]x_pos,inputwire[15:0]y_pos,inputwire[15:0]z_pos,outputclk_2MHz_o,//输出2MHz时钟outputsync_o,outputx_ch_o,outputy_ch_o,outputz_ch_
csdn_gddf102384398
·
2025-02-09 13:15
fpga开发
【了不起的芯片底层】-
verilog
设计实例
序列检测器作用：从一串码流中检测出指定序列10010，监测到一个序列后就输出一个高电平。设计状态转换机制：初始是IDLE态，然后输入1后进入A状态，输出0；输入0依然保持IDLE，输出0；在A状态，输入0进入B状态，输出0；输入1进入F中间态，输出0；在B状态，输入0进入C状态，输出0；输入1进入G中间态，输出0；.....以此类推所有状态。一共8个状态，需要3位记录状态的寄存器，实现代码如下：/
huxixi_2
·
2025-02-08 11:00
数字IC
fpga开发
Verilog
语法篇 硬件描述语言
Verilog
是一种硬件描述语言，用于设计、模拟和综合数字电路和系统。它主要用于描述ASIC（专用集成电路）或FPGA（现场可编程门阵列）等硬件设备的结构和行为。
7yewh
·
2025-02-08 10:56
【FPGA
知识点笔记汇总】
fpga开发
硬件工程
驱动开发
arm开发
物联网
iot
【
Verilog
中的function和task可综合用法】
Verilog
中的function和task用法1概念1.1VS1.2function1.3task1.4示例【博客首发于微信公众号《漫谈芯片与编程》，欢迎专注一下，多谢大家】在
Verilog
中，function
中古传奇
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2025-02-08 09:15
HDL
Verilog
基础（三）：过程
过程(Procedures)-Always块–组合逻辑(Alwaysblocks–Combinational)由于数字电路是由电线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的某种组合.然而，有时这不是描述电路最方便的方法.两种alwaysblock是十分有用的：组合逻辑：always@(*)时序逻辑：always@(posedgeclk)always@(*)就相当于赋值语句–ass
TrustZone_
·
2025-02-06 17:52
IC验证之旅
fpga开发
verilog
验证工具：VCS简要教程
我们主要使用的工具将是VCS（
Verilog
编译器仿真器）和VirSim，后者是VCS的图形用户界面，用于调试和查看波形。
TrustZone_
·
2025-02-06 06:03
IC验证之旅
IC
验证工具：VCS与Verdi介绍
VCSVCS，全称
Verilog
CompileSimulator，是Synopsys公司的一款
Verilog
仿真工具。
TrustZone_
·
2025-02-05 20:23
IC验证之旅
fpga开发
Verilog
基础（五）：时序逻辑
时序逻辑(SequentialLogin)锁存器与触发器-D-触发器(Dflip-flops)D-触发器可以存储一个bit数据并根据时钟信号周期的更新数据，一般是由正边沿触发.D-触发器由逻辑合成器(Logicsynthesizer)在使用"Alwaysblock"时创建(参见AlwaysBlock2).D-触发器是"组合逻辑块之后连接触发器"的最简单形式，其中组合逻辑部分只是一个wire类型变量
TrustZone_
·
2025-02-05 20:19
IC验证之旅
fpga开发
verilog
编程AI深度实战：自己的AI，必会LangChain
博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让
verilog
relis
·
2025-02-05 18:09
编程AI：企业级开发深度实战
python
langchain
rag
知识库
芯片设计
ai
大模型
（16）System
Verilog
联合体union详解
（16）System
Verilog
联合体union详解1.1目录1）目录2）FPGA简介3）System
Verilog
简介4）System
Verilog
联合体union详解5）结语1.2FPGA简介FPGA
宁静致远dream
·
2025-02-05 04:58
System
Verilog教程
stm32
深度学习
机器学习
FPGA约束：如何生成时钟多路复用器及时钟约束？
本文将介绍如何使用
Verilog
HDL编写时钟多路复用器，并为其生成合适的时钟约束。时钟多路复用器的实现代码如下所示：moduleclk_mux#(paramet
编码实践
·
2025-02-05 02:39
fpga开发
matlab
System
Verilog
模块定义例化及接口
今天我们主要跟随《漫游》模块定义例化（7.2节）及接口（7.3节）模块定义及例化这里，我们主要强调一个地方，就是参数化及宏的使用。在实际项目中，参数化是和宏是非常常用的。在设计中，我们要求所有变量都要通过宏来表示，没有宏名称表示的数字，我们会戏称其为“魔鬼数字”，因为其含义需要追溯才能理解，不便于调试及模块代码传承。但是验证环境中，由于需要兼顾效率，所以要求没有这么严格。接口这里，我们一定是采用连
pilxpi
·
2025-02-04 23:50
功能测试
编程AI深度实战：使用 tree sitter 构建更好的代码库地图
博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让
verilog
relis
·
2025-02-04 14:09
编程AI：企业级开发深度实战
AI
大模型
编程
代码库
tree
sitter
上下文
嵌入
编程AI深度实战：让
verilog
不再是 AI 的小众语言
系列文章：编程AI深度实战：私有模型deepseekr1，必会ollama-CSDN博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客
relis
·
2025-02-04 14:08
编程AI：企业级开发深度实战
vim
verilog
rule
lint
芯片设计
ai
大模型
编程AI深度实战：给vim装上AI
博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让
verilog
relis
·
2025-02-04 13:33
编程AI：企业级开发深度实战
vim
ai
chat
大模型
芯片设计
ide
编程
System
Verilog
变量的符号
过年这几天，偷懒了，没有认真创作，但是素材收集了一些，今天专门聊聊变量的符号，我们只从书中的一个点来切入。引用《漫游》原文：从仿真器得到的结果是：如果按照有符号和无符号的类型划分，那么可以将常见的变量类型划分为：·有符号类型：byte、shortint、int、longint、integer。·无符号类型：bit、logic、reg、net-type（如wire、tri）。上文的“signed_v
pilxpi
·
2025-02-03 23:05
功能测试
nios ii FIFO读取FPGA数据交互实验1
最终的硬件
verilog
代码如下（部分代码需要在生成Qsys文件之后才能编译通过）：modulework(CLOCK_50,KEY,SW,LEDR);inputCLOCK_50
尼德兰的喵
·
2025-02-03 22:05
FPGA相关
EDA工具使用笔记
NiOS
ii
altera
quartus
硬件
fpga
第14篇：2线-4线译码器
用
Verilog
过程结构always表示部分代码：使用DE2-115开发
Terasic友晶科技
·
2025-02-03 02:50
数字逻辑（DE2-115）
fpga开发
【教程4＞第5章＞第22节】基于FPGA的Gardner环实现——时偏误差检测模块
入门100例》《★教程3:simulink入门60例》《★教程4:FPGA/MATLAB/Simulink联合开发入门与进阶X例》目录1.软件版本2.时偏误差检测模块的FPGA实现2.1原理回顾2.2
verilog
fpga和matlab
·
2025-02-03 00:26
#
fpga开发
Gardner环
时偏误差检测
教程4
verilog
中+：和-：用法
verilog
中的+：和-:用法在
Verilog
中，+:和-:是用于部分选择的操作符，它们通常用来选择一个向量中的一部分，或者进行位的切片操作。+:用于从指定起始位向右选取一定数量的位。
snow每天都要好好学习
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2025-02-01 06:21
Verilog
fpga开发
Verilog
系统函数实现单精度float、双精度doble浮点类型和整型之间互相转换
标准
verilog
支持双精度double类型和十六进制64位数据相互转换，使用$realtobits和$bitstoreal系统函数使用示例：//test_tb.v`timescale1ns/1psmoduletest_tb
whik1194
·
2025-01-30 12:53
Xilinx
FPGA
ZYNQ
verilog
systemverilog
I2C协议与FPGA开发教程_VHDL/
Verilog
实现
内容涵盖了I2C基础知识、通信模式、总线仲裁机制，以及用VHDL和
Verilog
语言实现I2C控制器的方法。
侯昂
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2025-01-30 12:50
verilog
Matlab GPS C/A码发生器.
本文所涉文献资料均为开源免费,参考文献、声明链接等均写在文末。1.C/A码简要介绍GPS卫星信号包括载波信号、测距码和数据码．其中的测码粗码即C／A码(CoarseAcquisitionCode)除了作为粗测码外，还由于其具有码长短，易于捕获的特点而作为GPS卫星信号的捕获码，因此C／A码是GPS信号捕获以及接收机实现的基础。[1]GPS系统中使用了两种伪随机码，一种是时钟速率为10．23MHz用
today_typ
·
2025-01-30 08:21
verilog
学习日志
开发语言
matlab
经验分享
fpga开发
Quartus Prime 仿真相关报错解决方法
第一步打开仿真设置第二步检查如图所示路径是否正确即对应.VMF文件保存的路径复制粘贴可见上方文本如下quartus_eda--gen_testbench--tool=modelsim_oem--format=
verilog
门外的兔子
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2025-01-29 17:25
问题解决
fpga开发
嵌入式硬件
数码管扫描显示
verilog
_如何开始Xilinx FPGA开发之旅 第二课 EGO1数码管与键盘
庚子年，我们的EGO1在疫情当中作为口袋实验平台成为了众多高校的复课利器。其中的成功案例更是得到了新华社网媒与CCTV教育频道的报道。借此东风，为了让更多的老师与学生熟悉了解Xilinx，更好的入门学习FPGA知识，我们的师资培训直播已开设EGO1专题直播，欢迎新老朋友跟踪关注。第二课----EGO1数码管与键盘本周的直播我们将介绍EGO1的外设使用案例，介绍数码管扫描的原理和PS/2协议。并教大
weixin_39869959
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2025-01-28 21:19
数码管扫描显示verilog
FPGA入门学习之Vivado-数码管驱动设计实验
通过本实验，您将学习如何使用FPGA来控制数码管的显示，并编写相应的
Verilog
代码。实验准备：Vivado软件的安装和配置。FPGA开发板（如Xilinx的Basys3）。
ZdqDeveloper
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2025-01-28 20:45
fpga开发
学习
FPGA
基于 FPGA 的简易 OFDM 系统
Verilog
实现
基于FPGA的简易OFDM系统
Verilog
实现介绍OFDM（正交频分复用）是一种广泛应用于无线通信系统的多载波调制技术，用于提升数据传输效率和抗干扰能力。
鱼弦
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2025-01-28 13:21
人工智能时代
fpga开发
学习yosys(一款开源综合器)
安装sudoapt-getinstallyosys#ubuntu22.04仓库里面是yosys-0.9sudoinstallxdot创建脚本show_rtl.ysread_
verilog
cpu.vhierarchy-topcpuproc
qq85058522
·
2025-01-28 05:57
自己动手写CPU
fpga开发
Verilog
边沿检测
edge_check.vmoduleedge_check(inputclk,inputin,outputneg_edge,outputpos_edge);regr1=1'd0;regr2=1'd0;assignneg_edge=(~r1)&r2;assignpos_edge=r1&(~r2);always@(posedgeclk)beginr1<=in;r2<=r1;endendmoduletb.
csdn_gddf102384398
·
2025-01-26 20:40
fpga开发
Verilog
呼吸灯项目实战指南
本文还有配套的精品资源，点击获取简介：本项目“breathLED.zip”详细介绍了利用
Verilog
硬件描述语言实现呼吸灯效果的完整流程。
酸甜草莓二侠
·
2025-01-24 04:51
[读书日志]8051软核处理器设计实战（基于FPGA）第六篇：8051软核处理器指令支持添加（
verilog
）
5.4为主体程序添加指令接下来我们来为主体程序添加指令。在开始之前，我们有必要先把目前的代码展示出来：//`defineTYPE8052moduler8051(inputwireclk,inputwirerst,inputwirecpu_en,inputwirecpu_restart,outputregrom_en,outputreg[15:0]rom_addr,inputwire[7:0]rom
JoneMaster
·
2025-01-23 08:27
JM读书日志系列
fpga开发
FPGA USB2.0串口通信项目设计与实现
本文还有配套的精品资源，点击获取简介：本项目主要围绕FPGA（Field-ProgrammableGateArray）和
Verilog
语言，实现USB（通用串行总线）2.0标准的串口通信功能。
瞬泉
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2025-01-23 01:55
FPGA开发中的团队协作：构建高效协同的关键路径
一、团队成员角色与职责FPGA工程师核心设计：负责FPGA的逻辑设计与代码实现，依据项目需求，运用硬件描述语言（如
Verilog
或VHDL）完成模块功能编写。
whik1194
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2025-01-22 22:03
fpga开发
自己动手写CPU - 1
电脑,手机,单片机,都有一个核心部件:CPU.今天开始学
verilog
,就尝试一下动手写一个可以工作的CPU.目标就是可以计算从1加到10等于几?
qq85058522
·
2025-01-20 19:47
自己动手写CPU
fpga开发
【自用】
Verilog
笔记
一、语法1、模块moduletest(A,B,C,D,F1,F2);//test为模块名inputA,B,C,D;//输入端口，默认为wire类型信号，一般都是wireoutputF1,F2;//输出端口，默认wirewireF1;//连线reg[2:0]F2;//3bit寄存器endmodulemoduletop_module(inputa,inputb,outputout);//模块实例化语法
QCCX_bY
·
2025-01-20 18:01
笔记
[Mac + Icarus
Verilog
+ gtkwave] Mac运行
Verilog
及查看波形图
目录1.MAC安装环境1.1Icarus
Verilog
编译1.2gtkwave查看波形2.安装遇到的问题2.1macOScannotverifythatthisappisfreefrommalware2.2gtkwave-binisnotcompatiblewithmacOS14orlater3
Xminyang
·
2025-01-18 05:52
Mac
VerilogHDL
macos
verilog
Verilog
中阻塞赋值和非阻塞赋值的区别？
阻塞赋值“=”对应组合逻辑电路赋值（无存储功能，立即赋值），并且会阻塞后面的赋值操作，非阻塞赋值“<=”对应时序逻辑电路赋值（有存储功能），所有非阻塞赋值操作在同一时刻进行赋值。下面分别通过vivado综合不同情况赋值的代码。第一种：在时序逻辑电路中使用阻塞赋值，通过综合后的电路可以看出非阻塞赋值综合出来的电路时立即执行赋值操作，和组合逻辑电路特性一致，无缓存功能，out_o直接被优化掉了。alw
张小侃
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2025-01-18 03:01
数字IC知识
fpga
硬件
FPGA
Verilog
阻塞赋值和非阻塞赋值
阻塞赋值和非阻塞赋值的区别阻塞赋值阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。串行，立即生效。如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。可能会产生意想不到的结果。非阻塞赋值非阻塞赋值（<=），在赋值开始时计算表达式右边的值，在本次仿真周期结束时才更新被赋值变量，即赋值不是立即生效的；非阻塞赋值允许块中其他语句
杭州秃头程序猿
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2025-01-18 02:57
fpga开发
嵌入式硬件
分频器code
不管是分频还是倍频，都通过PLL实现或者用
verilog
描述实现。我们用ver
一条九漏鱼
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2025-01-18 02:24
verilog开发实战指南
fpga开发
verilog
中的阻塞赋值和非阻塞赋值的仿真
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、阻塞赋值语句二、非阻塞赋值语句总结前言
Verilog
中的赋值语句类型主要分为两类，阻塞赋值语句和非阻塞赋值语句，关于赋值赋值语句和非阻塞赋值语句的区别
DL_Zl
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2025-01-18 01:18
Verilog数字电路设计
verilog
systemverilog
(179)时序收敛---＞(29)时序收敛二九
1目录（a）FPGA简介（b）
Verilog
简介（c）时钟简介（d）时序收敛二九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针
·
2024-09-16 07:32
FPGA系统设计(内训)
fpga开发
时序收敛
(180)时序收敛---＞(30)时序收敛三十
1目录（a）FPGA简介（b）
Verilog
简介（c）时钟简介（d）时序收敛三十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(158)时序收敛---＞(08)时序收敛八
1目录（a）FPGA简介（b）
Verilog
简介（c）时钟简介（d）时序收敛八（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(159)时序收敛---＞(09)时序收敛九
1目录（a）FPGA简介（b）
Verilog
简介（c）时钟简介（d）时序收敛九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
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