《Xilinx

【KV260】KV260的PMOD接口介绍

KV260的PMOD接口介绍一、什么是PMOD接口二、KV260的PMOD接口1.原理图2.阻容3.连接器4.核心板管脚一、什么是PMOD接口Pmod接口标准是由Xilinx的第三方合作伙伴迪芝伦（Digilent
王师傅MasterWang·2023-09-25 08:59

【Xilinx】基于MPSoC的OpenAMP实现(二）

【Xilinx】基于MPSoC的OpenAMP实现(二）前言一、修改echo_test1、查找源代码二、创建自己的app1、新建app2、编译代码2.1用petalinux-build编译2.2方法二：
王师傅MasterWang·2023-09-25 08:57

基于FPGA双路GMSL接收

功能概述产品版主要功能为接收两路GMSL图像（解码芯片MAX96706），并将两路图像通过Xilinx公司生产的FPGA芯片，转换为RJ45接口的网络数据（满足标准UDP协议），且能通过一路HDMI输出
Eidolon_li·2023-09-24 21:46

ZYNQ学习笔记-LINUX篇-字符设备驱动控制AXI-GPIO

ZYNQ学习笔记硬件平台：zynq-7000&xc7z100ffg900-2linux开发平台：ubuntu16.04.4LTSzynq-linux内核：linux-xlnx-xilinx-v2017.4LINUX
Mliameikoo·2023-09-24 17:18

【【萌新的FPGA学习之初识ZYNQ】】

Zynq-7000系列就是一片带有可编程片上系统的芯片，它是由Xilinx公司于2010年4月推出的的行业第一个可扩展
ZxsLoves·2023-09-24 02:17

【xilinx】Versal启动文件简述 pdi bif

Versal启动文件简述FPGA开发圈2022-12-2216:09400浏览0评论0点赞作者：MacMahonStephen，AMD赛灵思开发者Versal™是由多个高度耦合的可配置块组成的自适应计算加速平台(ACAP)。这些块包括NoC、AIE、PL和CIPS（CIPS本身包含不同的域：LPD和FPD）等，启动这些块时，需使用Vivado中的配置集进行配置。本篇博文是Versal“从零开始”调
黄埔数据分析·2023-09-23 19:33

[BD 41-1629] ＜/zynq_ultra_ps_e_0/SAXIGP3/HP1_QSPI＞ is excluded from all addressable master spaces.

[BD41-1629]isexcludedfromalladdressablemasterspaces.xilinxThisisnotanerror;it’sjusta(critical)warning.You
黄埔数据分析·2023-09-23 19:02

xilinx sdaccel 关于opencl介绍

sdaccel已经合并入vitisopenclOpenCLApplicationStructure----xilinxonyoutubeOpenCLMemoryArchitecturem
黄埔数据分析·2023-09-23 19:31

xilinx 用户自定义ip 多语言封装

https://support.xilinx.com/s/question/0D52E00006hppSSSAY/vivado%E8%87%AA%E5%AE%9A%E4%B9%89ip%E4%B8%ADfilegroup
黄埔数据分析·2023-09-23 19:01

使用Xilinx IP核进行PCIE开发学习笔记（一）简介篇

https://zhuanlan.zhihu.com/p/32786076最近接触到一个项目，需要使用PCIE协议，项目要求完成一个pcie板卡，最终可以通过电脑进行通信，完成电脑发送的指令。这当中需要完成硬件部分，使用FPGA板实现，同时需要编写Windows下的驱动编写。初次接触到PCIE协议，网络上的相关教程不够清晰，让人看了之后不知所以然，不适合完全没有基础的人学习（就是我这样的人）。经过
非鱼知乐·2023-09-23 13:50

基于复旦微的FMQL45T900全国产化ARM开发开发套件（核心板+底板）

该核心板将复旦微的FMQL45T900（与XILINX的XC7Z045-2FFG900I兼容）的最小系统集成在了一个87*117mm的核心板上，可以作为一个核心模块，进行功能性扩展，能够快速的搭建起一个信号平台
北京青翼科技·2023-09-23 05:22

基于复旦微的FMQL45T900全国产化ARM核心模块（100%国产化）

该核心板将复旦微的FMQL45T900（与XILINX的XC7Z045-2FFG900I兼容）的最小系统集成在了一个87*117mm的核心板上，可以作为一个核心模块，进行功能性扩展，能够快速的搭建起一个信号平台
北京青翼科技·2023-09-23 05:50

基于Kintex UltraScale系列FPGA KU060/KU115高性能PCIe数据预处理载板（5GByte/s带宽）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，实现FMC接口数据的采集、处理、以及背板接口互联。板载2组独立的72位DDR4SDRAM大容量缓存。
北京青翼科技·2023-09-21 16:41

博客摘录「 SRIO学习笔记之SRIO简介与Xilinx SRIO ip核例程详解」2023年9月1日

gt_clk=line_rate/20;gt_pcs_clk=line_rate/40;phy_clk=(gt_clk*link_width)/4;log_clk=phy_clk;cfg_clk=phy_clk;
m0_61265869·2023-09-21 07:09

Xilinx SDK编译完成自动生成SREC文件（适用于ISE、Vivado、Vitis）

把elf转换成srec格式的常规方式，是打开ProgramFlashMemory界面，选择elf文件，点击ConvertELFtoSREC会在hardware目录下的cache文件夹下生成SREC文件。可以通过配置编译后执行命令，在每次编译完成自动生成SREC文件。会在elf文件同级目录下自动生成srec文件。mb-objcopy-Osrecyour_app.elfyour_app.srec这种方
whik1194·2023-09-21 00:56

vivado2019.1安装

Xilinx采用的是ISE和vivado；Altera采用的是quartusII。
静一下1·2023-09-20 10:19

FPGA原理与结构（0）——目录与传送门

二、可编程逻辑块CLB可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类FPGA的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类），是实现时序逻辑电路和组合逻辑电路的主要逻辑资源
apple_ttt·2023-09-20 09:43

Xilinx FPGA 程序固化重新上电程序不运行的问题

问题描述FPGA直接下载bit文件，功能正常。FPGA擦除FLASH，烧写FLASH，正常。电源断电，重新上电，FALSH里面的程序没有启动，FPGA程序没有跑起来。–FLASH启动不正常。解决办法在XDC约束文件里边增加约束：##Configurationoptions,canbeusedforalldesignsset_propertyBITSTREAM.CONFIG.CONFIGRATE50
LEEE@FPGA·2023-09-20 06:10

Altera&Xilinx公司FPGA简介

Intel/Altera公司Intel/Altera系列FPGA简介-知乎(zhihu.com)AlteraFPGA提供了多种可配置嵌入式SRAM、高速收发器、高速I/O、逻辑模块以及布线。其内置知识产权(IP)结合优秀的软件工具，缩短了FPGA开发时间，降低了功耗和成本。AlteraFPGA非常适合从大批量应用到目前最新产品的各类应用。每一系列FPGA都有不同的特性，例如，嵌入式存储器、数字信号
Nosery·2023-09-18 07:51

通过VIO扩充ILA数据采集种类——FPGA硬件开发板调试4

在需要调试时，往往需要获取系统内部的一些关键信号的数值，这时候就需要使用到Xilinx提供的集成逻辑分析仪（IntegratedLogicAnalyzer，简称ILA）。
LogicGuruX·2023-09-18 05:54

Xilinx AXI4 相关

正点原子相关视频SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】，SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义
rotk2015·2023-09-18 05:21

【知识】PLL的spread spectrum功能

我看Xilinx的PLL也有这样的功能，从来没有人讲，领导叫我测一下我们的PLL的这个功能2.理论我反正看不懂，毕竟信号与系统全忘记了，反正大致如图所示3.示波器频谱图和波形图PL
EPCCcc·2023-09-17 23:45

zynqmp之启动

目录相关环境搭建vivado工程搭建Vitis工程编译生成启动部分所需源码地址SD卡启动文件相关参考  五一在家，不能出门，调试了Xilinx的ZynqUltraScale+MPSoCs系列的芯片，黑金的
feitingfj·2023-09-17 12:57

矿板EBAZ4205之SD卡启动

目录环境准备工程uboot设备树启动仓库为了测试自制的XilinxJTAG，弄了个矿板，灰常的便宜，在某宝上弄的，只要30多，加邮费40多。
feitingfj·2023-09-17 12:57

在 linux 中加载启动 zynq PL 程序

环境vidado2017.4Linuxzynq4.14.0-xilinxzynq7020使用在早期的xilinx官方文章写道使用命令（https://xilinx-wiki.atlassian.net/
feitingfj·2023-09-17 12:57

zynq下usb gadget模拟网口、U盘、串口

平台主控芯片：XC7Z020内核版本：Linuxzynq4.14.0-xilinx配置所需配置模块在内核DeviceDrivers→USBsupport→USBGadgetSupport下，使用usbgadget
feitingfj·2023-09-17 12:56

自制Xilinx JTAG仿真器

目录工具原理图PCB烧录eeprom工程地址注  本草稿最后日期为2021-01-23，本次趁闲暇时间完善，本文主要说明的是自制XilinxJtag仿真器。  
feitingfj·2023-09-17 12:56

zynq的uboot模式下TFTP更新bit、内核等文件

本文使用软件uboot版本为u-boot-xlnx-xilinx-v2018.3，可在https://github.com/Xilinx/u-boot-xlnx/tree/xilinx-v2018.3下载官方版本硬件为米联客
feitingfj·2023-09-17 12:55

交叉编译轻量级Dropbear SSH

DropbearSSH使用版本静态编译zlib-1.2.11编译dropbear-2020.80编译使用使用版本dropbear-2020.80.tar.bz2zlib-1.2.11.tar.gz编译器为XilinxSDK2017.4
feitingfj·2023-09-17 12:55

Vivado2018.3安装教程

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/
Archer-·2023-09-17 09:08

xilinx linux下中断驱动

一，ZYNQ中断底层分类详解1，ZYNQCPU软件中断（SGI，Softwaregeneratedinterrupts）：ZYNQ共有两个CPU，每个CPU具备各自的16个软件中断(中断号0-15)（16–26reserved）:被路由到一个或者两个CPU上，通过写ICDSGIR寄存器产生SGI.2，CPU私有外设中断（PPI，privateperipheralinterrupts）：私有中断是固
寒听雪落·2023-09-17 06:59

FPAG入门（零）FPGA结构，厂商，设计流程

目录1.PLD的发展历程2.半导体存储器的分类3.PLD的分类4.FPGA厂商5.FPGA的结构5.1AlteraCycloneIV为例5.2XilinxXC4000为例6.设计流程和工具6.1设计流程
吾日叁問·2023-09-16 17:35

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）

文章目录1.ISE环境（UCF文件）2.Vivado环境（XDC文件）本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。ISE使用UCF文件格式，Vivado使用XDC文件，Vivado中的MIG_DDR管脚也是使用的UCF文件。1.ISE环境（UCF文件）ISE开发环境可以使用图形化分配界面PlanAhead工具，本文介绍手动编写约束语句的方式。
whik1194·2023-09-16 08:50

FPGA----VCU128的DDR4无法使用问题（全网唯一）

2、解决办法，上xilinx社区搜一下就知道了AMDCustomerCommunityhttps://support.xilinx.com/s/article/69035?
发光的沙子·2023-09-16 08:18

618-基于FMC+的XCVU3P高性能 PCIe 载板 设计原理图

基于FMC+的XCVU3P高性能PCIe载板一、板卡概述板卡主控芯片采用XilinxUltraScale+16nmVU3P芯片（XCVU3P-2FFVC1517I）。
hexiaoyan827·2023-09-15 22:45

设计资料原理图-383光纤加速计算-XCKU060的双路QSFP+光纤PCIe 卡 高速信号处理卡

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系北京太速科技自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156
hexiaoyan827·2023-09-15 22:45

2路 QSFP，40G 光纤的数据实时采集（5GByte/s 带宽）板卡设计原理图 -PCIE732

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。
北京青翼科技·2023-09-15 22:44

[PCIE703]FPGA实时处理器-XCKU060+ARM(华为海思视频处理器-HI3531DV200)高性能综合视频图像处理平台设计资料及原理图分享

板卡概述PCIE703是自主研制的一款基于PCIE总线架构的高性能综合视频图像处理平台，该平台采用Xilinx的高性能KintexUltraScale系列FPGA加上华为海思的高性能视频处理器来实现。
北京青翼科技·2023-09-15 22:44

高速信号处理板资料保存：383-基于kintex UltraScale XCKU060的双路QSFP+光纤PCIe 卡设计原理图

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系我司自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156
hexiaoyan827·2023-09-15 22:42

Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT

IBERTGTXIBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGAGTX收发器的演示平台。可参数化以使用不同GTX收发器和时钟拓扑，IBERT核心也可以定制使用不同的线速率、参考时钟速率和逻辑宽度。数据模式生成器和每个所需的GTX收发器都包含了检查程序，给出了几个不同的伪随机二进制序列（PRBS）和要在信道上发送的时钟模式。此外，GTX收发器的配置和调谐可通过逻辑访问其与GTX
LEEE@FPGA·2023-09-15 14:21

Xilinx FPGA 7系列 GTX/GTH Transceivers (1)

初识XlilixGTX1概述Xilinx7系列FPGA全系所支持的GT，GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，GT的意思是GigabyteTransceiver，G比特收发器
LEEE@FPGA·2023-09-15 14:46

Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）

文章目录ISE开发环境Vivado开发环境方式1：XDC文件约束方式2：生成选项配置ISE开发环境ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击GenerateProgrammingFile，选择ProcessProperties，在弹出的窗口选择ConfigurationOptions->UnusedPin，选择PullDown、PullUp或者Float。可以看到，除了未使用管脚
whik1194·2023-09-15 06:17

一句话查看编译链的路径包含信息

echo'main(){}'|aarch64-xilinx-linux-gcc-E-v-
XXYBMOOO·2023-09-15 00:08

xilinx xfopencv例程学习笔记

考虑到有别的网友会检索到这个笔记，说明一下，笔记中PL/PS定义在硬件加速函数那块可能不大准确，应该说是在硬件内存中的‘不是SDSCC编译器’与‘是SDSCC编译器’。。。。。。。。。凑合理解。。。xfopencv--examples第一个例程学习accumulate调用sd卡图片到PL中intmain(intargc,char**argv){if(argc!=3){fprintf(stderr,
敲啊敲木鱼·2023-09-14 18:19

Xilinx ZYNQ 7000学习笔记五(Xilinx SDK 烧写镜像文件)

概述前面几篇讲了ZYNQ7000的启动过程，包括BootRom和FSBL的代码逻辑，其中关于FSBL代码对启动模式为JTAG被动启动没有进行分析，本篇将通过将JTAG的功能和通过XilinxSDK烧写镜像文件到
烂白菜的自述·2023-09-14 09:22

Xilinx ZYNQ 7000学习笔记四(MultiBoot多重启动)

概述在前面《XilinxZYNQ7000学习笔记一（复位和启动）》一节中，简单介绍了BootRom的运行流程和什么是persistentregisters(持续寄存器)，在本节将对ZYNQ7000MultiBoot
烂白菜的自述·2023-09-14 09:50

Xilinx IP解析之 Fast Fourier Transform(FFT) v9.1

前言——两个FFTIP核的区分在Vivado的IP中搜索FFT，会显示出FFT和LTEFFT，如下图所示。FFT就是我们一般使用的FFTIP核，而LTEFFT是什？它和FFT有什么区别？什么时候使用它？为消除这些疑问，下面简单介绍下LTEFFT。LTE（LongTermEvolution，长期演进）项目是3G向4G演进的过渡技术（具体可参考3G、3GPP、LTE、4G解释），此IP是为了满足LTE
徐晓康的博客·2023-09-14 09:06

Vivado中FFT9.1 IP核的使用（1）

目录1、xilinxFFTIP介绍2、FFTIP接口介绍3、xilinxFFTIP的仿真测试4、修改5、参考：1、xilinxFFTIP介绍1)正向和反向复数FFT，运行时间可配置。
CLL_caicai·2023-09-14 09:02

Xilinx Artix7上运行cortex-m3软核

0.环境-win10+vivado2018.3+keilmdk-jlink-XC7A35TV121.下载资料https://keilpack.azureedge.net/pack/Keil.V2M-MPS2_DSx_BSP.1.1.0.packhttps://gitee.com/whik/cortex_m3_on_xc7a100t2.vivado2018CreateProject->Next->-
qq_27158179·2023-09-14 05:10

Xilinx Artix7上运行tinyriscv

0.环境-ubuntu18-win10+vivado2018.3-gitdesktop-XC7A35TV12核心板-ft2232hl小板（用于程序烧录）1.git克隆源码GitDesktop->File->Clonerepository->->URL:https://gitee.com/liangkangnan/tinyriscv/->Localpath:D:\Workspaces\GitHub\
qq_27158179·2023-09-14 05:08
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