《Xilinx

FPGA可重配置原理及实现（2）——要求与标准

一、前言在之前的文章中着重介绍了FPGA的可重构技术，可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景
apple_ttt·2023-08-31 23:54

FPGA可重配置原理及实现（1）——导论

一、概述可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景。
apple_ttt·2023-08-31 23:23

14012.petalinux小知识点

1.3petalinux使用本地内核源码编译1.4petalinux使用本地uboot源码编译1.5清除ubuntu缓存增加硬盘容量1.6petalinux使用本地高速缓存sstate，避免在线下载.1.6.1首先从xilinx
xhome516·2023-08-31 22:06

FPGA优质开源项目 – UDP万兆光纤以太网通信

Vivado工程代码结构和之前开源的《UDPRGMII千兆以太网》类似，只不过万兆以太网是调用了Xilinx的10GEthernetSubsystemIP核实现。
cjx_csdn·2023-08-31 10:31

FPGA原理与结构——时钟IP核原理学习

spm=1001.2014.3001.5502在本文中我们将学习xilinx系列的FPGA所提供的时钟IP核，来帮助我们进一步理解时钟的原理，从而快速实现我们的设计需求。二、时钟IP核1、简介
apple_ttt·2023-08-31 00:55

＜AMBA总线篇＞ AXI总线协议介绍

对于学习XilinxFPGA(ZYNQ)而言，官方提供的很多IP核都有使用AXI总线，用于AR
杰克拉力船长·2023-08-30 10:25

基于Xilinx artix 7的FPGA高级应用（二）：千兆以太网通信（原理篇）

本项目是基于XilinxArtix7XC7A35T芯片以太网芯片选用的是RTL8211EGPHY芯片MAC和PHY接口标准是GMII开发工具是vivado2018.3FPGA高级应用（二）千兆以太网通信
电磁场与无线技术·2023-08-29 05:41

TEMAC多网口逻辑设计

1，整体的设计逻辑（tri-modeethIP）+硬件88E111（PHY），两者之间的配置通过MDC、MDIO进行交互；逻辑使用XilinxIP，用户逻辑和IP之间交互涉及到AXI标准接口，包括：AXI-Stream
江海154·2023-08-29 05:09

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。
HyperAI超神经·2023-08-28 20:20

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。
·2023-08-28 18:50

Sloare flare网卡信息

详细的安装信息https://github.com/Xilinx-CNS/onload/tree/master/scripts进行下载Solarflare网卡开发：openonload安装与调试_openonload
frank0060071·2023-08-28 02:16

2-ZCU104-vitis_analyzer使用

参考链接：https://github.com/Xilinx/Vitis-AI/blob/474fb54c19ba7a4d5de6036d0e6d28f53d24a58c/tools/Vitis-AI-Profiler
会点灯的大力水手·2023-08-27 09:13

深入浅出AXI4协议（1）——概述

写在前面从这篇文章开始，我们将正式进入AXI4协议的学习，在xilinx系列的FPGA中，AXI4协议的使用是非常广泛的，很多的IP核都会支持AXI接口，而如果使用的是zynq系列，那AXI协议的学习更是重中之重
apple_ttt·2023-08-26 13:31

FPGA纯verilog手写HDMI发送IP 提供源码和技术支持

目录1、前言2、设计思路和框架TMDS编码算法OSERDESE串并转换3、顶层源码和IP封装4、源码和IP获取1、前言本设计使用Xilinx原语和自己手写的代码实现了HDMI发送功能，纯verilog手写
9527华安·2023-08-26 08:29

【接口时序】QSPI Flash的原理与QSPI时序的Verilog实现

操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE4、Matlab版本：Matlab2014b/Matlab2016a硬件平台：1、FPGA型号：Xilinx
うちは止水·2023-08-26 05:18

platform相关资料

Step1:HardwareSettingsforVitisPlatform—Vitis™Tutorials2021.2documentationhttps://xilinx.github.io/Vitis-Tutorials
liushuiwu_001·2023-08-25 21:23

Xilinx ZYNQ Ultrascale+ 性能测试之 PL/PS PCIe Root Port NVMe

XilinxZYNQUltrascale+PL/PSPCIeRootPortNVMe性能测试XilinxMPSOCNVMeM.2盘PL8GPCIex4PS5GPCIex2PL8GPCIex1PL2.5GPCIex1PS2.5GPCIex1PS5GPCIex1
justdemo·2023-08-25 03:29

Xilinx FPGA RAM存储资源verilog可综合描述方法

对于XilinxFPGA器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。BlockRAM为硬核，不会占用触发器FF和查找表LUT这类逻辑资源。
MmikerR·2023-08-24 19:27

PL端案例开发手册

工程编译、程序加载方法1.1工程编译1.2程序加载2led-flash2.1案例说明2.2操作说明2.3关键代码更多帮助前言本文主要介绍PL端案例的使用说明，适用开发环境：Windows7/1064bit、XilinxUnified2022.2
Tronlong创龙·2023-08-24 19:57

XC7Z030-1FBG484I介绍

产品：XC7Z030-1FBG484I品牌:XILINX型号:XC2VP7-6FG456I电源电压:原厂标准电压频率:原厂标准频率用途:军工功率:原厂标准功率特色服务:XILINX，ALTERA优质供应商了解更多请点击
QUEQUE123·2023-08-23 02:47

加速计算卡学习资料第412篇：基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡

基于单XCVU9P+双DSPC6678的双FMC接口100G光纤传输加速计算卡一、板卡概述板卡包括一片XilinxFPGAXCVU9P,两片TI多核DSPTMS320C6678及其控制管理芯片CFPGA
hexiaoyan827·2023-08-22 14:21

基于VU9P+C6678 的 4 路 FMC 接口基带信号处理板（支持 8 路 1G 瞬时带宽 AD+DA）

TES642是一款基于VirtexUltraScale+系列FPGA+C6678DSP的基带信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为浮点算法处理单元，采用2片Xilinx
F_white·2023-08-22 14:18

Window10安装ISE14.7闪退

简介相信对于做FPGA的同行来说，逃不过Xilinx公司的芯片，而Xilinx公司的芯片又逃不过Spartan6系列，无论Xilinx怎么去强推7系列产品，Spartan6还是有大把的人在用（成本问题）
Eidolon_li·2023-08-21 21:35

FPGA设计进阶1--XilineFPGA结构(UltraScale)

Reference:xilinxFPGA权威设计指南1.UltraScale结构特点UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到
被选召的孩子·2023-08-21 12:16

FPGA原理与结构——可配置逻辑块CLB（Configurable Logic Block）

一、什么是CLB1、CLB简介可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类FPGA的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类
apple_ttt·2023-08-21 07:41

Xilinx AXI VIP使用教程

Xilinx提供了用于验证AXI相关设计的AXIVIP（AXIVerificationIP），它可以对自己设计的AXI接口模块进行全方位的验证（如使用VIP的Master、Passthrough、Slave
FPGA硅农·2023-08-20 18:33

project management in git

摘录自xilinx社区，自用。
喝咖啡睡不着·2023-08-18 02:02

XILINX Ultrascale+ FPGA学习——问题总结

FIFO无法读出数据FIFOIP核读出数据乱了，或者读不出数据1、检查读写时钟，读写时钟一定要是周期变化的信号。2、检查读写使能信号是否正确。3、检查复位信号RST，是否与写时钟信号同步，不同步需要拍2拍进行同步。如果时钟信号和使能信号都没有问题，那么问题一般出在RST信号上。生成BD文件的时候报错ERROR:[Common17-161]Invalidoptionvalue''specifiedf
棘。。背凉·2023-08-17 07:26

[转载] Xilinx FPGA上电初始化，复位及寄存器初始值

XilinxFPGA上电初始化，复位及寄存器初始值FPGA内部寄存器的上电初值是什么?
ShareWow丶·2023-08-16 18:46

Xilinx DDR3学习总结——1、MIG核设置

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——1、MIG核设置前言开发板DDR信息MIG设置前言话说之前从来没有使用过DDR，工作中的项目都是流式处理的
十年老鸟·2023-08-13 22:22

Xilinx DDR3 —— MIG IP核的原理（APP接口）

DDR3SDRAM（Double-Data-RateThreeSynchronousDynamicRandomAccessMemory）是DDRSDRAM的第三代产品，DDRSDRAM的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工作时钟，DDRSDRAM的读写速度可以比传统的SDRAM快一倍。以下为MIGIP核结构框图。MIGIP核对外分出了两组接口。左侧是用户接口
XPii·2023-08-13 07:08

Xilinx DDR3学习总结——2、MIG exmaple直接上板

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——2、MIGexmaple直接上板查看初始化状态前言修改内容上板前言上一篇，我们生成了一个example，example
十年老鸟·2023-08-13 07:36

E7—使用IBERT IP对QSFP+通信链路眼图测试2023-08-11

1.场景通常在使用光纤接GT收发器进行通信之前，要测试信号质量以确认硬件链路工作正常，xilinx提供了IBERT（IntegratedBitErrorRatioTester）进行高速串行通信接口的测试和调试
晓晓暮雨潇潇·2023-08-12 11:59

FPGA芯片介绍

3）FPGA芯片介绍3.1XilinxFPGA芯片介绍其产品包括如下几
宁静致远future·2023-08-11 14:32

[FPGA开发]解决正点原子Xilinx下载器无法下载、灯不亮的问题

问题描述使用正点原子的Xilinx下载器下载时，电脑无法识别下载器，Vivado无法识别开发版。问题解决1.检查XIlinx下载器的灯是否亮起。
Archer-·2023-08-11 11:05

Zynq-7010/7020异构多核SoC工业核心板硬件说明书

测试板卡是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-7架构
Tronlong创龙·2023-08-10 10:28

基于Xilinx Zynq-7010/7020的双核ARM通信开发实例

本文基于XilinxZynq-7010/7020平台进行案例测试。图2echo_test案例案例功能案例功能：C
Tronlong创龙·2023-08-10 10:27

基于Xilinx Zynq-7020/7010实现的双系统解决方案，低延时、低功耗，OpenAMP，ARM+FPGA

为了满足日益复杂的系统要求，基于XilinxZynq-7020/7010实现的双系统解决方案。XilinxZynq-7020/7010是一款集成双核ARMCortex-A9+Arti
Tronlong创龙·2023-08-10 10:27

创龙科技Zynq-7010/20工业开发板（双核ARM Cortex-A9+A7）-性能及参数资料

评估板简介创龙科技TLZ7x-EasyEVM-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC评估板，处理器集成PS端双核ARMCortex-A9
Tronlong创龙·2023-08-10 10:57

创龙科技Zynq-7010/7020异构多核SoC工业级核心板-性能及参数资料

核心板简介创龙科技SOM-TLZ7x-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9
Tronlong创龙·2023-08-10 10:56

嵌入式硬件开发学习教程——基于Zynq-7010/7020 Xilinx Vivado HLS案例 （流程说明）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。
Tronlong创龙·2023-08-10 10:56

Xilinx Kintex-7视频案例开发｜SDI视频输入和SDI视频输出案例

XilinxKintex-7视频案例开发｜SDI视频输入/输出案例本文基于创龙科技TLK7-EVM评估板进行SDI视频输入/输出案例演示。
Tronlong创龙·2023-08-10 10:25

如何在IP Integrator中使用HLS IP

本文是一个复杂的FFT数据块的设计，介绍如何设计HLSIP，并且在IPIntegrator中使用它来作一个设计——这里生成两个HLSblocks的IP，并且在一个FFT（XilinxIP）的设计中使用他们
钱小波·2023-08-09 05:10

xilinx常用buf

xilinx常用bufIBUFDSIBUFDS_GTE2OBUFDSBUFGBUFG_GTIOBUFIBUFDS_GTE3/4IBUFDS差分输入buf，若DIFF_TERM设为TRUE，内部设置100
火眼金睛实现统一美·2023-08-08 16:19

FPGA纯verilog代码实现H264视频压缩 提供工程源码和技术支持

视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx
9527华安·2023-08-08 14:14

FPGA纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持

视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx
9527华安·2023-08-08 14:14

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx
9527华安·2023-08-08 14:43

FPGA优质开源项目 – PCIE通信

Xilinx提供了XDMA的开源驱动程序，可在Windows系统或者Linux系统下使用，因此采用XDMAIP进行PCIE通信是比较简单直接的。
cjx_csdn·2023-08-07 09:39

Xilinx FIFO IP核的例化和使用（含代码实例）

Xilinx为我们提供的FIFOIP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。
Doreen Zou·2023-08-06 22:20

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5·2023-08-06 22:19
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