信号完整性

“反射”的心路历程

我们在介绍信号完整性的时候通常会说“当传输延时大于六分之一的信号的上升时间时，需要考虑信号完
wangzhjj·2016-03-18 14:00

PCB设计与信号完整性

将之前看过的一些资料整理如下：（1）信号完整性分析 与SI有关的因素：反射，串扰，辐射。反射是由于传输路径上的阻抗不匹配导致；串扰是由于线间距导致；辐射则与高速器件本身以及PCB设计有关。
raymon_tec·2016-03-10 11:00

PCB设计与信号完整性

将之前看过的一些资料整理如下：（1）信号完整性分析 与SI有关的因素：反射，串扰，辐射。反射是由于传输路径上的阻抗不匹配导致；串扰是由于线间距导致；辐射则与高速器件本身以及PCB设计有关。
raymon_tec·2016-03-10 11:00

信号完整性问题的几个基本原则

1、任何一段互连线，无论线长和形状如何，也不论信号的上升时间如何，都是一个由信号路径和返回路径构成的传输线。一个信号在沿着传输线前进的每一步中，都会感到一个瞬态阻抗。如何瞬态阻抗为常数，就像像传输线具有均匀的截面积一样，则其信号质量有奇迹般的改善。2、把“接地”这一个术语忘掉，因为它造成的问题比它要解决的问题还要多。每一信号都有返回路径。抓住“返回路径”，就像对待信号去寻找并处理返回路径，这有助于
farbeyond·2016-02-21 11:00

四种信号完整性问题及原因

1、单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。2、多网络间的串扰：理想回路和非理想回路耦合的互电容、互电感3、电源分配系统（PDS）中的轨道塌陷：在电源/地网络中的阻抗压降4、来自元件或系统的电磁干扰
farbeyond·2016-02-21 11:00

信号完整性分析第一章小结

空间 5、为了发现、修正和防止信号完整性问题，必须将物理设计转化为等效的电路模型并这个模型来仿真出波形，以便在制造出产品之前预测器性能。
farbeyond·2016-02-21 10:00

可以用阻抗描述的四类基本的信号完整性的问题

任何阻抗的突变都会引起电压信号的反射和失真，这导致信号质量发生变化，或出问题。如果信号所感受到的阻抗保持不变，就不会发生反射，也不会产生失真。衰减效应是由串联或并联阻抗引起的。信号的串扰是由两条相邻的信号线（同时也存在其他的路径）之间的电场和磁场的耦合造成的，信号间的互耦合电容和互耦合电感决定了耦合电流的值。电源轨道的塌陷实际上与电源分布系统（PDS）的阻抗有关。系统中必然流动着一定的能量以供给所
farbeyond·2016-02-21 10:00

信号完整性分析

本书全面论述了信号完整性问题。
farbeyond·2016-02-21 10:00

有关电容的几点理解

13年时写的文章，当时在实验室看信号完整性设
farbeyond·2016-02-20 11:00

信号完整性第二章小结

信号的上升时间通常是从终值的10%~90%的时间理想方波的频谱幅度以速率1/f下降如果去掉方波中较高的频率分量，上升时间久会增加信号的带宽是0.35/（信号的上升时间）只要减小信号带宽，上升时间就会增加测量带宽是指具有较好测量精度时，信号的最高频率分量模型的带宽是指模型的预测值与互连线的实际性能的测量值能很好吻合时候最高正弦波频率分量互连线的带宽是指信号的性能依然能满足指标时的最高正弦波频率
farbeyond·2016-02-17 15:00

高速数字设计基本概念

每个信号的质量主要考虑三个方面的问题：信号完整性、电源完整性、串扰。 信号完整性问题是指高速情况下PCB走线不能再当成简单的直流电阻极小的连接电路的导体。
·2015-11-13 04:24

傅立叶变换，时域，频域二

转载自: http://blog.sina.com.cn/s/blog_90b4c7ff010157h7.html   参考文献： 信号完整性分析 "信息传输调制和噪声
·2015-11-12 09:59

傅立叶变换，时域，频域一

转载自: http://blog.sina.com.cn/s/blog_90b4c7ff010157gv.html   参考文献： 信号完整性分析 "信息传输调制和噪声
·2015-11-12 09:58

Cadence仿真利器,Cadence SI / PI Analysis – Sigrity安装及破解指南

Sigrity提供了丰富的千兆比特信号与电源网络分析技术，包括面向系统、印刷电路板(PCB)和IC封装设计的独特的考虑电源影响的信号完整性分析功能。
·2015-11-07 14:32

Cadence 信号完整性（一）-- 仿真步骤3

（2）单击“Identify DC Nets”，弹出“Identify DC Nets”窗口，如图2-6 所示：                                        
·2015-11-07 11:54

有源晶振输出串电阻的作用

对于数字电路里最重要的时钟源部分，应该特别注意保证信号完整性。 串电阻是为了减小反射波，避免反射波叠加引起过冲。  如无必要串电阻，就用0欧电阻连接。
·2015-11-02 14:43

Altium Designer v15.1.12 Win7_8 1DVD一体化的电子产品开发系统

这套软件通过把原理图设计、电路仿真、PCB绘制编辑、拓扑逻辑自动布线、信号完整性
·2015-10-31 15:46

Protel99se信号完整性的最新应用

4，运行TOOLS/SIGNAL INTEGRITY，在信号完整性界面中运行import IBIS-FILE，并将 分析用的芯片的IBIS模型
·2015-10-31 11:38

华为 单板硬件开发 2016校招

直接拿着板子上，开始各种问板子，主要问了是否看过信号完整性分析的书，具体做过哪些信号完整鑫分析，然后问了建立时间、保持时间。9种电源上电顺序，通过什么办法来控制上电时序。
依然雨田·2015-10-28 16:15

手把手硬件电路详细设计过程

像信号完整性，EMI，PS设计准会把你搞晕。别急，一切要慢慢来。 1）总体思路。设计硬件电路，大的框架和架构要搞清楚，但要做到这一点还真不容易。有些大框架也许自己的老板、老师已经想好，自己只是把思
·2015-10-26 15:00

手把手硬件电路详细设计过程

像信号完整性，EMI，PS设计准会把你搞晕。别急，一切要慢慢来。 1）总体思路。设计硬件电路，大的框架和架构要搞清楚，但要做到这一点还真不容易。有些大框架也许自己的老板、老师已经想好，自己只是把思
·2015-10-26 15:38

[Comparation]Cadence,PADs,Altium Designer简要对比整理

之前使用过的是AltiumDesigner(Protel的升级版吧，感觉使用起来挺方便)，Cadence稍有接触，能很好的进行信号完整性分析仿真，适合高速布线，面向的是高端的产品。
suxiang198·2015-07-11 00:00

ESD保护

通常半导体二极管可以提供最好的ESD保护，而且现在的二极管已经可以做到1pF的等效电容，因此已经成为可靠的ESD保护和良好的信号完整性的最佳选择。
John_be·2015-04-21 14:59

示波器的使用总结

转自：http://blog.csdn.net/horatio2010/article/details/6953062任何好的示波器系统的关键点在于精确地重建波形的能力，称为信号完整性。
adazone·2015-04-15 22:37

CONCEPT HDL和CAPTURE CIS的区别

Cadence公司在收购Orcad之前，它的原理图工具叫ConceptHDL，PCB工具就是Allegro，也就是Allegro的PCBEditor，另外还有SI工具（做信号完整性分析的）。
cuiweitju·2015-02-03 15:27

信号的上升沿与周期（高速信号与高频信号）

    在硬件设计中经常需要对频率比较高的信号进行特殊照顾，比如DDR3内存的频率经常能达到1GHz以上，PCB布线的时候通常要考虑到信号完整性的问题，做阻抗匹配和严格的拓扑结构，但实际分析信号完整性的时候
qq405180763·2014-11-23 21:00

硬件工程师面试经历2015---笔试篇

今年就业形势：今年形势依旧不景气，英特尔硬件部门基本不招人，思科硬件部门和信号完整性方面也不招人，EMC，IBM，AMD硬件开发也没有名额，可能会有校招，但一般是噱头做广告。
guomutian911·2014-11-22 12:24

Allegro进行PCB级的信号完整性仿真

摘要:在高速PCB设计过程中仅仅依靠个人经验布线,往往存在巨大的局限性.利用Cadence的Allegro软件包对电路进行PCB级的仿真,可以最优化线路布局,极大地提高电路设计质量,从而缩短设计周期,本文结合作者的实际设计经验.介绍使用Cadence的一般步骤并列举在使用过程中所发现的一些问题.   随着信息宽带化和高速化的发展,以前的低速PCB已完全不能满足日益增长信息化发展的需要,而高速PCB
zjt289198457·2014-10-31 13:00

Cadence仿真利器,Cadence SI / PI Analysis – Sigrity安装及破解指南

Sigrity提供了丰富的千兆比特信号与电源网络分析技术，包括面向系统、印刷电路板(PCB)和IC封装设计的独特的考虑电源影响的信号完整性分析功能。
hiwcb·2014-10-10 18:17

信号完整性研究系列--信号振铃是怎么产生的

来源：于争博士《信号完整性研究》http://www.sig007.com    信号的反射可能会引起振铃现象，一个典型的信号振铃如图1所示。    那么信号振铃是怎么产生的呢？
wu20093346·2014-08-18 13:00

信号完整性研究系列--多长的走线才是传输线

来源：于争博士《信号完整性研究》http://www.sig007.com    多长的走线才是传输线？    这和信号的传播速度有关，在FR4板材上铜线条中信号速度为6in/ns。
wu20093346·2014-08-18 12:00

信号完整性研究系列--电容的去耦时间

来源：于争博士《信号完整性研究》http://www.sig007.com    在电源完整性设计一文中，推荐了一种基于目标阻抗（targetimpedance）的去耦电容设计方法。
wu20093346·2014-08-18 12:00

信号完整性研究系列--理解临界长度

来源：于争博士《信号完整性研究》http://www.sig007.com    很多人对于PCB上线条的临界长度这个概念非常模糊，甚至很多人根本不知道这个概念，如果你设计高速电路板却不知道这个概念，那可以肯定
wu20093346·2014-08-18 12:00

信号完整性研究系列--反射现象

来源：于争博士《信号完整性研究》http://www.sig007.com    前面讲过，对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。
wu20093346·2014-08-18 12:00

信号完整性研究系列--什么是地弹

来源：于争博士《信号完整性研究》http://www.sig007.com    所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。
wu20093346·2014-08-18 12:00

信号完整性研究系列--电压容限

来源：于争博士《信号完整性研究》http://www.sig007.com    在高速pcb设计中，有很大一部分工作是进行噪声预算，规划系统各种噪声源产生噪声大小。
wu20093346·2014-08-17 15:00

信号完整性研究系列--信号上升时间与带宽

来源：于争博士《信号完整性研究》http://www.sig007.com    在前文中我提到过，要重视信号上升时间，很多信号完整性问题都是由信号上升时间短引起的。
wu20093346·2014-08-17 14:00

信号完整性研究系列--重视信号上升时间

来源：于争博士《信号完整性研究》http://www.sig007.com    信号的上升时间，对于理解信号完整性问题至关重要，高速pcb设计中的绝大多数问题都和它有关，你必须对他足够重视。    
wu20093346·2014-08-17 14:00

信号完整性研究系列--何时会遇到信号完整性问题

来源：于争博士《信号完整性研究》http://www.sig007.com    多年前，在我开始研究信号完整性问题时也曾经有过这样的疑问，随着对信号完整性理解的深入，便没有再仔细考虑。
wu20093346·2014-08-17 14:00

信号完整性研究系列--什么是信号完整性

来源：于争博士《信号完整性研究》http://www.sig007.com    如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题
wu20093346·2014-08-17 14:00

信号完整性之差分对设计6（后布线分析）

对已经完成布线的差分对进行后布线分析。（1）执行菜单命令Analyze-Preferences，选择InterconnectModels，设置互连参数如图：（2）单击OK，关闭对话框。（3）打开AllegroConstraintManager，执行Tools-Options，弹出Options窗口，按图进行设置：（4）在AllegroConstraintManager执行Objects-Filte
wu20093346·2014-08-15 13:00

信号完整性之差分对设计5（差分对布线）

在差分对约束的情况下对差分对进行布线，实例下载地址：http://download.csdn.net/detail/wu20093346/7747837（1）使用AllegroPCBSIGXL打开PCI5.brd。执行Display-Ratsnest，弹出Display-Ratsnest对话框。（2）在SelectBy栏选择Net，在NetFilter输入LOOP*。（3）单击LOOPIN_P和L
wu20093346·2014-08-15 12:00

信号完整性之差分对设计4（差分对约束）

建立差分对约束：（1）设置差分对约束，从SigXplorerPCBSIGXL打开diff_sim.top拓扑。（2）执行Setup-Constraints，弹出SetTopologyConstraints对话框（3）选择DiffPair标签页，设置如图：（4）单击OK，关闭对话框，File->Save，保存拓扑，File->Exit。（5）应用差分对拓扑，打开AllegroConstraintMa
wu20093346·2014-08-14 14:00

信号完整性之差分对设计3（仿真差分对）

对差分对仿真，首先要提取差分对的拓扑，然后对其进行仿真并对仿真结果进行分析。（1）启动AllegroPCBSIGXL，打开D:\diffPair\PCI4.brd。（2）执行Analyze->Preferences，弹出AnalysisPreferences对话框。（3）在InterconnectModels标签页设置PercentManhattan为100，DefaultImpedance为10
wu20093346·2014-08-14 10:00

信号完整性之差分对设计2（仿真前准备）

在Layoutcross-section中设置正在使用的差分对的差分阻抗为100欧，打开D:\diffPair\PCI2.brd。（1）执行Setup->Cross-Section，弹出LayoutCrossSection，在右下角选中ShowSingleImpedance，如图，Top层的阻抗为65.762欧：（2）单击Top前的“2”，单击右键，选择AddLayerAbove，添加了一个新的D
wu20093346·2014-08-13 14:00

信号完整性之差分对设计1（建立差分对）

    对差分对进行仿真，首先需要建立差分对并对其进行设置，然后提取差分对的拓扑并对其进行仿真和分析，根据分析结果建立差分对约束并对其进行差分对布线，最后对差分对进行后布线分析检验是否满足设计要求。实例下载地址：http://download.csdn.net/detail/wu20093346/7747837    手工建立差分对（1）启动AllegroPCBSIGXL，打开D:\diffPai
wu20093346·2014-08-13 12:00

Altium Designer 布线规则设定

对于PCB的设计，AltiumDesigner .0提供了详尽的10种不同的设计规则，这些设计规则则包括导线放置、导线布线方法、元件放置、布线规则、元件移动和信号完整性等规则。
kobesdu·2014-02-10 17:00

Cadence 信号完整性（二）-- 电源完整性理论基础2

3.同步开关噪声分析    同步开关噪声SSN是指当器件处于开关状态，产生瞬间变化的电流，在经过回流途径上存在的电感时，形成交流压降，从而引起噪声。如果是由于封装电感引起地平面的波动，造成芯片地和系统地不一致，这种现象称为地弾，GroundBounce。同样，如果是由于封装电感引起的芯片和系统电源差异，就称为电源反弹，PowerBounce。所以，严格地说，同步开关噪声并不完全是电源的问题，它对电
wu20093346·2014-01-21 16:00

Cadence 信号完整性（二）-- 电源完整性理论基础1

     随着PCB设计复杂度的逐步提高，对于信号完整性的分析出了反射、串扰及EMI外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。
wu20093346·2014-01-21 14:00

Cadence 信号完整性（一）-- 仿真步骤4

出自《基于Cadence的信号完整性仿真步骤.pdf》SIAudit功能允许确认一个特殊的网络或一群网络是否能够被提取来分析。
wu20093346·2013-12-13 14:00
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