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Linux
卷积网络verilog
DC综合脚本 综合实例 smic180工艺库 AES综合 综合脚本解析
本文在linux中使用aes这个
verilog
实例，运行相应DC脚本生成门级网表，使用smic180标准工艺库以及IO库需要AES的DC综合源代码工艺库EDA虚拟机联系企鹅号3270516346首先在linux
chuanyi_wang
·
2023-11-10 07:57
数字集成电路DC综合
linux
运维
服务器
集成学习
DC入门（二）综合脚本
read_
verilog
的功能有4点，如上图。GTECH是generic-tech通用库，无工艺特性，只有逻辑特性。s
Arist9612
·
2023-11-10 06:53
DC
DC
DC 视频教程 第二课
第二课Designandtechnologydata1.载入RTL设计和逻辑库（即
Verilog
文件和db文件）2.载入physicaltechnology和designdata包括milkwayderectories
qq_38453556
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2023-11-10 06:52
DC
深度学习：使用
卷积网络
实现计算机图像识别，卷积和max pooling操作介绍
利用深度学习，我们能够对图片进行高精度识别，实现这一功能的，主要依靠神经网络中的一种分支，名为
卷积网络
。
tyler_download
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2023-11-09 17:08
深度学习
神经网络
深度学习
图片识别
卷积
max
pooling
TCP/IP协议栈设计—TCP设计实现小结
TCP/IP协议栈设计—TCP设计实现小结设计目的：在FPGA上采用纯
Verilog
描述的方式，实现可定制裁剪的TCPIP硬件协议栈，并加入超时重传、滑动窗口等优化算法，最终希望实现传输速率能超过200MHz
时间看得见
·
2023-11-09 17:05
TCP/IP
FPGA
Verilog
八分频FPGA设计
八分频FPGA
Verilog
设计顶层模块modulesiv(clk,pwm);inputclk;outputregpwm;reg[2:0]c;always@(posedgeclk)beginc<=c+1
Mr. Qu
·
2023-11-09 11:56
Verilog
FPGA
Verilog
八分频
FPGA学习记录（1）＜使用FPGA实现5分频＞
目录一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间2、为什么需要建立时间与保持时间3、如何解决亚稳态以及方式亚稳态的传播二、系统最高时钟频率计算&流水线思想1、系统最高频率2、流水线思想三、
Verilog
雨觞醉月
·
2023-11-09 11:54
FPGA学习手册
fpga
通用奇数分频FPGA设计
奇数分频FPGA设计--完整
Verilog
程序为CSDN资源的clk_div3模块部分核心程序：仿真结果：小结：上述程序思路。
时间看得见
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2023-11-09 11:22
基于FPGA的基础程序设计
FPGA
Verilog
奇数分频
【FPGA学习】时钟分频
无论是分频还是倍频，我们都有两种方法，一种你是使用pll核，另外一种是手动用
verilog
hdl描述。（适用于整数比的分频），只
jkgkj
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2023-11-09 11:19
Spartan-6
fpga开发
学习
Verilog
学习第十节（使用ram/rom IP核写入数据并测试）
ram初始配置首先点击侧边栏的IPCatalog并在搜索框中搜索ram，有两种ram形式，块状ram更有利于处于数据量比较大的数据，这里我们选择第二种之后根据需要选择单端口的只读存储器，并设置使能为总使能~设置好端口宽度与深度并加入初始化数据后开始编写代码rom测试代码编写`timescale1ns/1psmoduletbPossRam();regclka;regena;regwea;reg[14
Pluviophile_miao～
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2023-11-09 09:27
学习
fpga开发
Verilog
学习第二节（设计一个以1s频率闪烁的LED灯）
设计一个以1s频率闪烁的LED灯（亮灭各500ms）思考步骤：fpga开发板上默认的时钟频率是50MHz，就是20ns闪烁一次，若要完成500ms闪烁一次的话就需要进行计数，500ms/20ns=25000000次，需要设置一个计数变量cnt进行记录，其位数应该等于25位，然后需要注意的是从0开始计数到25000000-1次的时候就可以了，不要记到整，因为它还需要进行个归零状态也需要一次时钟计数e
Pluviophile_miao～
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2023-11-09 09:56
FPGA学习
学习
fpga开发
Verilog
学习第五节（串口发送部分）
小梅哥串口部分学习part1串口通信发送原理串口通信发送的
Verilog
设计与调试串口发送应用之发送数据串口发送应用之采用状态机实现多字节数据发送串口通信发送原理1：串口通信模块设计的目的是用来发送数据的
Pluviophile_miao～
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2023-11-09 09:56
FPGA学习
学习
fpga开发
Verilog
学习第八节（数码管段码显示）
共阴极数码管：低电平端接的都是0，高电平端哪里设置为1，哪里就亮~共阳极数码管与之相反~视觉暂留：对于三位的共阴极数码管第0.01s：让数码管0的a段亮，其他数码管全灭Sel0为高电平，sel1和sel2为低电平A段为低电平第0.02s：让数码管1的b、c段亮，其他数码管全灭Sel1为高电平，sel0和sel2为低电平B和C段为低电平第0.03s：让数码管2的e段亮，其他数码管全灭Sel2为高电平
Pluviophile_miao～
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2023-11-09 09:56
FPGA学习
学习
fpga开发
Verilog
学习第九节（DDS原理）
一个完整的周期，被分成了2^32个点，输出32个点，每1ms输出一个点，得到一个完整周期的波形。2^32/32=2^27B:频率控制字Fo=Fclk/(2^N/B)=Fclk*B/2^N根据图像计算得：频率为1000000000/1315200=760根据上面的公式计算得：50MHz*10^16/2^32=762可知计算正确~moduleDDS_Module(inputClk,inputReset
Pluviophile_miao～
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2023-11-09 09:56
FPGA学习
学习
fpga开发
Verilog
使用vscode
Toolssettingtexteditorvscode文件路径[linenumber]:[filename]（可能会出错，可以去vscode确认打开的文件路径，后经调整后改为vscode文件路径[filename]）安装插件搜索
Verilog
小昊☆
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2023-11-09 09:37
vscode
ide
编辑器
hdlbits系列
verilog
解答（always块nolatch语句）-36
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述假设您正在构建一个电路来处理来自游戏的PS/2键盘的扫描码。设定接收到的最后两个字节的扫描码，您需要指示是否按下了键盘上的一个箭头键。
zuoph
·
2023-11-09 05:12
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块casez语句）-35
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述为8位输入构建优先级编码器。给定一个8位向量，输出应报告向量中的第一个（最低有效）位，即1。如果输入向量没有高位，则报告零。
zuoph
·
2023-11-09 05:42
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块条件语句）-37
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述
Verilog
有一个三元条件运算符（？：）很像C语言：(condition?
zuoph
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2023-11-09 05:33
verilog语言
fpga开发
文献阅读：STDnet-ST：Spatio-temporal ConvNet for small object detection
STDnet-ST摘要Introduction二、STDnet-ST结构1.空时
卷积网络
2.tubeletlinking总结摘要最近一个可能提高整体目标检测成功的趋势是将空间信息与时间视频信息一起操作。
MoMona_W
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2023-11-09 02:46
论文阅读记录
人工智能
深度学习
将全连接层替换为卷积层的意义（CNN和FCN）
全
卷积网络
：FCN不仅可以用来分类，而且可以定位分类出的图像部分（实现每个像素的预测）。它还有一个重要的作用就是不限制输入图像的尺寸。
朽月初二
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2023-11-09 02:15
图像分类学习
cnn
人工智能
神经网络
点云学习记录
-知乎(zhihu.com)1、图像语义分割1.1、基于全
卷积网络
的方法自2012年AlexNet[1]问世以来，CNN在图像分类和目标检测中均取得了巨大
一个机械高工的码农人生
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2023-11-09 02:12
学习
【实验报告】LFM信号产生与频谱分析（记录一次实验：《电类综合实验》）
其次使用
Verilog
HDL进行模块的设计。再次利用Modelsim软件与Q
lu-ming.xyz
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2023-11-08 20:48
其他学习记录
fpga
基于动态超图
卷积网络
的地铁客流预测
1.文章信息《MetroPassengerFlowPredictionviaDynamicHypergraphConvolutionNetworks》，这是今年4月发表在IEEETransactionsonIntelligentTransportationSystems上的一篇文章。2.摘要地铁客流预测是智能交通系统中缓解交通压力、协调运营时间、规划未来建设的战略性需求。基于图的神经网络在交通流预
当交通遇上机器学习
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2023-11-08 19:20
神经网络
大数据
计算机视觉
机器学习
人工智能
【
Verilog
数字系统设计——方式可控的移位寄存器】
Verilog
数字系统设计——方式可控的移位寄存器题目编程实现方式可控的移位寄存器，移位方式共有四种：a、自循环左移；b、带进位位循环左移；c、自循环右移；d、带借位位的循环右移。寄存器异步复位。
+1 ^_^
·
2023-11-08 02:23
fpga开发
杭电数字电路课程设计——移位寄存器
（2）掌握灵活运用
Verilog
HDL语言进行各种描述与建模的技巧和方法。
Jackson_陈
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2023-11-08 02:22
杭电
数组电路课程设计
fpga开发
单片机
嵌入式硬件
Verilog
学习笔记——时序逻辑（shift register移位寄存器）
1.4位移位寄存器4-bitshiftregistermoduletop_module(inputclk,inputareset,//asyncactive-highresettozeroinputload,inputena,input[3:0]data,outputreg[3:0]q);always@(posedgeclkorposedgeareset)beginif(areset)qmodul
weixin_43911447
·
2023-11-08 02:22
学习
笔记
fpga开发
Verilog
——74HC194多功能双向移位寄存器
Verilog
——74HC194多功能双向移位寄存器设计思路代码实现设计模块测试模块仿真结果设计思路根据74HC194的功能表进行行为级建模，如下图：代码实现设计模块//filename:74HC194
是岳岳呀
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2023-11-08 02:20
Verilog
移位寄存器（左移、右移、双向）的
Verilog
实现
移位寄存器（左移、右移、双向）的
Verilog
实现移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；按接收数据方式分为串行输入和并行输入；按输出方向分为串行输出和并行输出。
ECC&SM9
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2023-11-08 02:19
verilog
verilog
数字系统设计——串入并出移位寄存器
一、串入并出移位寄存器1.1、概念串入并出移位寄存器：串行数据，经过几个时钟周期，在移位寄存器中，最终输出并行的数据。2.1、串入并出设计图端口解释：a)i_clk:串口时钟b)i_rest:模块复位信号c)i_data:串口输入端d)i_ena:片选信号e)i_full:模块输入缓冲器已满（提醒发送端停止发送）f)o_ready:模块输出缓冲器已准备好数据（提醒并行接收端可以接收数据了）g)o_
masterHu_
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2023-11-08 02:48
fpga开发
单片机
嵌入式硬件
verilog
串并转换（串入并出、并入串出、移位寄存器法和计数器法|
verilog
代码|Testbench|仿真结果）
串并转换一、前言二、串行输入并行输出转换2.1移位寄存器实现串行输入并行输出2.11移位寄存器实现串行输入并行输出2.12
verilog
代码2.13Testbench2.14仿真结果2.2计数器实现串行输入并行输出
Loudrs
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2023-11-08 02:16
数字IC经典电路设计
fpga开发
单片机
嵌入式硬件
HDLBits(九)学习笔记——
verilog
实现移位寄存器、More Circuits（三输入查找表）
文章目录一、知识储备1、采用位拼接技术实现移位寄存器1.1左移1.2右移二、HDLBits题目练习Shift4四位移位寄存器Rotate100Shift18Lfsr53位LSFRLfsr32shiftregistern位移位寄存器3-inputLUTRule90Rule100一、知识储备1、采用位拼接技术实现移位寄存器1.1左移舍去高位，让输入补低位。（波形中out是16位表示的）modulein
Fighting_FPGA
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2023-11-08 02:15
HDL
Bits
学习
fpga开发
verilog
——移位寄存器
在
Verilog
中，你可以使用移位寄存器来实现数据的移位操作。移位寄存器是一种常用的数字电路，用于将数据向左或向右移动一个或多个位置。这在数字信号处理、通信系统和其他应用中非常有用。
猫一样的女子245
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2023-11-08 02:45
fpga开发
关于小白如何学FPGA这件事
关于小白如何学FPGA这件事注意点：如果输入信号在最终没有输出，
verilog
是不会各这个信号分配资源的。
奈奎斯特不稳定
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2023-11-08 00:26
FPGA
Verilog
例化时传递参数，例化格式
例化时传递参数，例化格式在例化模块时可以改变模块中parameter的值。例如：modulemoduleadder_16(inputa,inputb,outputsum);parametertime_delay=0;parametertime_count=0;/*codehere*/endmodule例化它：adder_16#(4,9)ADD0(.a(in1),.b(in2),.sum(out1)
Glingli
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2023-11-07 23:00
fpga开发
DVT |自动重构
一个典型的设计和验证环境使用丰富的语言组合，包括System
Verilog
、
路科验证
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2023-11-07 18:20
SV语言与UVM应用
路科验证
验证论文解读
IC验证
DVT
Verilog
函数及语法（日常更新）
一、F1、fwrite：file=$fopen("./test.txt",'w');$fwrite(file,"%04x",in);解释：使用fwrite首先要有一个文件句柄，%04x的意思是四个16进制数，然后如果不足4个，则在前面补0。2、readmemb()这个函数读入数据需要输入数据的完整路径，不能输入相对路径，不然可能无法正确度入数据。
youzjuer
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2023-11-07 04:26
FPGA
fpga
【
Verilog
语法006】$fwrite文件操作
integerhandle;always@(posedgeclk)beginif(rst)beginhandle=$fopen("data.txt");$fdisplay(handle,"%h",16'h2);$fclose(handle);endelseif()beginhandle=$fopen("data.txt","a+");$fdisplay(handle,"%h",16'h2);$fc
qq_1615549892
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2023-11-07 04:56
verilog
hdmi彩条显示与滚动实验(
verilog
)
hdmi接口高清晰度多媒体接口(英文:HighDefinitionMultimediaInterface，HDMI)是一种数字化视频/音频接口技术，是适合影像传输的专用型数字化接口，可同时传送音频和影像信号，最高数据传输速度为2.25GB/s，无需在信号传送前进行数/模或者模/数转换。HDMI向下兼容DVI，但是DVI（数字视频接口）只能用来传输视频，而不能同时传输音频，这是两者最主要的差别。此外
意大利的E
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2023-11-07 03:29
fpga学习
fpga开发
verilog
全加器和四位加法器
1.基于原理图设计半加器以及全加器以及四位加法器半加器：保存为half_addr.bsf之后，可以在该项目中添加半加器全加器：通过RTL-Viewer查看半加器和全加器添加全加器到项目在process里面先后执行startfitter和starttimeanalyzer生成testbench模板修改testbench文件：//Copyright(C)2018IntelCorporation.All
意大利的E
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2023-11-07 03:29
fpga开发
verilog
每日一练- 移位寄存器
moduleshift_1x64(clk,shift,sr_in,sr_out,);inputclk,shift;inputsr_in;outputsr_out;reg[63:0]sr;always@(posedgeclk)beginif(shift==1'b1)beginsr[63:1]<=sr[62:0];sr[0]<=sr_in;endendassignsr_out=sr[63];endmo
初夏的雪花
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2023-11-06 16:21
SoC
嵌入式
soc
芯片
「
Verilog
学习笔记」移位运算与乘法
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析1、在硬件中进行乘除法运算是比较消耗资源的一种方法，想要在不影响延迟并尽量减少资源消耗，必须从硬件的特点上进行设计
正在黑化的KS
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2023-11-06 11:01
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」位拆分与运算
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网1、寄存器的位是可以分开单独运算的，并不是一个输入就一定是一个数据，在很多情况下，一个输入既包括数据又包括地址等其他有效信息
正在黑化的KS
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2023-11-06 11:59
Verilog学习笔记
Verilog
chisel多时钟域设计（注释）
在
Verilog
里，多时钟域的设计很简单，只需声明多个时钟端口，然后不同的always语句块根据需要选择不同的时钟作为敏感变量即可。
耐心的小黑
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2023-11-06 00:22
#
chisel学习笔记
chisel
多时钟域
数字电路
gvim 模板（ab命令快速生成常用
Verilog
模板）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、模板制作方法二、使用步骤总结前言gvim在编写
Verilog
代码时通过预先设定的模板可以快速生成特定代码模块，提高代码编写效率
Bright在努力
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2023-11-05 13:11
GVim使用技巧
fpga开发
linux
vim
「
Verilog
学习笔记」四选一多路器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析通过波形示意图我们可以发现，当sel为0，1，2时，输出mux_out分别为d3，d2，d1，那么sel=
正在黑化的KS
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2023-11-05 10:44
Verilog学习笔记
Verilog
每天五分钟计算机视觉：池化层的反向传播
本文将详细解释
卷积网络
池化层反向传播的实现原理，并探讨其在信息压缩方面的奥秘。池化层的反向传播与卷积层不同，池
幻风_huanfeng
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2023-11-05 08:29
计算机视觉
计算机视觉
人工智能
卷积神经网络
池化层
反向传播
quartusii 使用ModelSim do文件实现仿真（
Verilog
）
QuartusII从9.1之后的版本都已经取消了内部自带的仿真器，都需要借助第三方仿真软件比如Modelsim才能实现仿真。一般在进行代码编写的时候，如果结合功能仿真，可以很快的验证代码实现的逻辑是否满足要求。所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能。由于Modelsim可以支持命令行的方式，通过创建do文件，可以集成多个可执行的命令。那么对于前期一边编写代码，一边进行功能仿真
weixin_34409703
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2023-11-05 03:46
ModelSim 仿真流程 实践总结
1建立库并映射在modelsim中，任何使用VHDL、
Verilog
msgoc
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2023-11-05 03:45
FPGA/CPLD
modesim
verilog
仿真验证基本流程（新建工程方式）
文章目录环境搭建一、在modelsim里创建一个新的工程二、新建
verilog
设计文件及仿真激励文件三、仿真结果本文演示如何使用modelsim新建工程进行功能仿真。
zuoph
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2023-11-05 03:44
verilog语言
fpga开发
——编写
verilog
文件并查看仿真波形
本篇记录如何独立的使用Modelsim进行仿真，便于之后查看。Modelsim独立仿真的步骤:创建工作文件夹——编译设计文件——导入及运行仿真——调试结果具体的：1、新建一个工程指定工程名称、路径和默认库名称。一般情况下，设定DefaultLibraryName默认库名称为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。选择.ini文件可以映射库设置，或者将其直接拷贝至工程中。设
Fighting_FPGA
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2023-11-05 03:44
FPGA图像处理及仿真测试
fpga开发
功能测试
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