E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
卷积网络verilog
数字逻辑电路基础-时序逻辑电路之锁存器
文章目录一、锁存器简介二、
verilog
源码三、综合及仿真结果一、锁存器简介本文介绍数字逻辑电路中一种常用的基础时序逻辑电路-锁存，顾名思义，它的功能就是将输入在控制信号有效时透明传输到输出端，当控制信号无效时
zuoph
·
2023-11-23 17:50
数字电路
fpga开发
练习7-在
Verilog
中使用任务task
在
Verilog
中使用任务task1，任务目的2，RTL代码，交换3，测试代码4，波形显示1，任务目的（1）掌握任务在
verilog
模块设计中的应用；（2）学会在电平敏感列表的always中使用拼接操作
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
1-
verilog
的串行滤波器FIR实现
verilog
的串行滤波器FIR实现1，RTL代码2，RTL原理框图3，测试代码4，输出FIR滤波器的波形参考文献:1，基于FPGA的串行FIR滤波器设计与实现2，FPGA实现FIR滤波器1，RTL代码
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
练习八-利用有限状态机进行时序逻辑的设计
利用有限状态机进行时序逻辑的设计1，任务目的：2，RTL代码，及原理框图3，测试代码，输出波形1，任务目的：（1）掌握利用有限状态机实现一般时序逻辑分析的方法；（2）掌握用
Verilog
编写可综合的有限状态机的模板
向兴
·
2023-11-23 17:38
Verilog数字系统设计教程
fpga开发
网络骨架：Backbone(神经网络基本组成——BN层、全连接层)
BN层为了追求更高的性能，
卷积网络
被设计得越来越深，然而网络却变得难以训练收敛与调参。
丁天牛
·
2023-11-23 14:46
PyTorch卷积神经网络
Dropout层、BN层、Linear层 & 神经网络的基本组成
图1
卷积网络
中的layers承接上三篇博客：卷积层(空洞卷积对比普通卷积)、激活函数层、池化层&感受野目录（1）Dropout层（2）BN层（BatchNormal）（3）全连接层（1）Dropout层在深度学习中
Flying Bulldog
·
2023-11-23 14:11
Pytorch_python
搭建神经网络
神经网络
深度学习
机器学习
pytorch
python
超轻量网络学习笔记
预备知识参数数量和理论计算量1.参数数量（params）：关系到模型大小，单位通常是M，通常参数用float32表示，所以模型大小是参数数量的4倍计算公式：Kh×Kw×Cin×Cout（Conv
卷积网络
三叔家的猫
·
2023-11-23 10:04
笔记
pytorch
深度学习
一段来自《
Verilog
HDL 高级数字设计》的错误
Verilog
代码
笔者之前在阅读《
Verilog
HDL高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用
Verilog
基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。
日晨难再
·
2023-11-22 17:47
数字IC
硬件工程
Verilog
fpga开发
Verilog高级数字设计
数字IC基础：有符号数和无符号数加、减法的
Verilog
设计
spm=1001.2014.3001.5482本文是对数字IC基础：有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行
Verilog
实现，有关算法细节请阅读原文，本文不会过多谈到原理相关问题
日晨难再
·
2023-11-22 16:30
数字IC基础
fpga开发
硬件工程
数字IC
Verilog
硬件描述语言
YOLOv8-Seg改进：位置信息的轴线压缩增强注意力Sea_Attention| ICLR2023 SeaFormer，轻量级语义分割算法，复旦大学和腾讯
本文改进：位置信息的轴线压缩增强注意力Sea_Attention，一方面将QKV特征进行轴线压缩后再注意力增强，另一方面将QKV特征使用
卷积网络
提升局部信息，最后将二者融合，输出增强特征Sea_Attention
会AI的学姐
·
2023-11-22 14:36
YOLOv8-seg创新
YOLO
transformer
深度学习
人工智能
算法
硬件学习路线调研
学习路线《
Verilog
传奇》、《
Verilog
HDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。
zianren
·
2023-11-22 11:55
FPGA
学习
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（10）第十周实验 实现移位寄存器74LS595（仿真方法验证）
跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客使用FPGA开发板验证的教程，请参考北邮22级信通院数电：
Verilog
-FPGA
青山入墨雨如画
·
2023-11-22 03:48
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（0）怎么使用modelsim进行仿真？modelsim仿真教程一份请签收~
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客最近很多uu问我怎么用quartus连接的modelsim软件进行仿真，所以这里给大家一个简要教程啦本篇文章以第九周实验：实现寄存器74LS374为例，按步骤讲解使用modelsim进行仿真的全过程，需要的uu
青山入墨雨如画
·
2023-11-22 03:44
北邮22级信通院数电实验
fpga开发
国产高云FPGA：纯
verilog
实现视频图像缩放，提供6套Gowin工程源码和技术支持
目录1、前言免责声明2、相关方案推荐国产高云FPGA相关方案推荐国产高云FPGA基础教程3、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条跨时钟FIFO图像缩放模块详解设计框图代码框图2种插值算法的整合与选择VideoFrameBuffer图像缓存DDR3MemoryInterface4、Gowin工程1：640x480不缩放操作5、Gowin工程2：640x480缩小到300x300
9527华安
·
2023-11-22 01:07
FPGA图像缩放
菜鸟FPGA图像处理专题
fpga开发
音视频
高云FPGA
图像缩放
verilog
GOWIN
「
Verilog
学习笔记」边沿检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleedge_detect(inputclk,inputrst_n,
KS〔学IC版〕
·
2023-11-22 01:35
Verilog学习笔记
学习
笔记
Verilog
PyTorch实现LeNet-5网络模型
一、参考资料pytorch-models【pytorch】（七）
卷积网络
：LeNet-5二、LeNet-5相关介绍1.LeNet-5网络结构三、代码实现1.搭建LeNet-5模型importtorchimporttorch.nnasnnimporttorch.nn.functionalasFclassLeNet5
花花少年
·
2023-11-21 17:11
深度学习
pytorch
人工智能
LeNet-5
光谱图像超分辨率综述
AReviewofHyperspectralImageSuper-ResolutionBasedonDeepLearningUpSample网络框架1.Front-endUpsampling在Front-end上采样中，是首先扩大LR图像，然后通过
卷积网络
对放大图像进行优化
Miracle Fan
·
2023-11-21 10:28
人工智能
深度学习
计算机视觉
机器学习笔记 - Ocr识别中的CTC算法原理概述
全
卷积网络
用于定位图像中的文本，该NMS阶段基本上用于将许多不精确检测到的文本框合并到
坐望云起
·
2023-11-21 08:48
深度学习从入门到精通
机器学习
CNN
RNN
CTC
OCR
深度学习
神经网络
System
verilog
中Clocking blocks
1.clockingblock的作用Clockingblock可以将timing和synchronizationdetail从testbench的structural、functional和proceduralelements中分离出来，因此sampletimming和clockingblock信号的驱动会隐含相对于clockingblock的clock了，这就使得对一些keyoperations
一只迷茫的小狗
·
2023-11-21 01:36
Systemverilog
Systemverilog
IEEE Standard for System
Verilog
Chapter 22. Compiler directives
22.1General此子句描述以下编译器指令（按字母顺序列出）：`__FILE__[22.13]`__LINE__[22.13]`begin_keywords[22.14]`celldefine[22.10]`default_nettype[22.8]`define[22.5.1]`else[22.6]`elsif[22.6]`end_keywords[22.14]`endcelldefine[
一只迷茫的小狗
·
2023-11-21 01:36
算法
【FPGA】
Verilog
：实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器
目录0x00RS触发器（RSFlip-Flop）0x01实现RS触发器0x02使用NOR的RS触发器0x03使用NAND的RS触发器0x00RS触发器（RSFlip-Flop）触发器（Flip-Flop）是一种带有时钟的二进制存储设备，用于存储0和1的值。只有在时钟信号的边沿转换时，存储的0或1的值才会改变。从1到0的转换称为下降沿触发，而从0到1的转换称为上升沿触发。触发器中存储的值在触发器的输
柠檬叶子C
·
2023-11-20 22:06
fpga开发
Flip-Flop
RS
触发器
IC前端面试总结（已拿NVIDIA和字节跳动ASIC芯片实习Offer）
System
Verilog
总结System
Verilog
：由
Verilog
发展而
Ryushane
·
2023-11-20 16:16
fpga开发
建议收藏《
Verilog
代码规范笔记_华为》
华为
verilog
编程规范是坊间流传出来华为内部的资料，其贴合实际工作需要，是非常宝贵的资料，希望大家善存。
移知
·
2023-11-20 15:53
代码规范
笔记
华为
【FPGA】
Verilog
：升降计数器 | 波纹计数器 | 约翰逊计数器 | 实现 4-bit 升降计数器的 UP/DOWN
目录Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）0x01波纹计数器（RippleCounter）0x02约翰逊计数器（JohnsonCounter）Ⅱ.实践部分0x00实现：升降计数器（4-bit）0x01绘制输出表0x02设计代码0x03仿真代码0x04效果演示0x05注意事项Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）升降计数器(UPDOWNCounter)是一
柠檬叶子C
·
2023-11-20 14:19
fpga开发
人工智能详细笔记：深度学习解决图像分割问题（FCN Unet Deeplab）
文章目录图像分割问题图像数据集和图像标注工具全
卷积网络
（FCN）语义分割问题U-net神经网络Deeplab神经网络图像分割问题图像分割问题概述：图像分割是指将一幅数字图像分成若干个部分或者对象的过程。
北岛寒沫
·
2023-11-20 12:40
人工智能
人工智能
深度学习
计算机视觉
[
verilog
] 八位比较器
八位比较器modulecode:modulecompare_8bit(equal,a,b);input[7:0]a,b;outputequal;regequal;always@(aorb)if(a>b)equal=1;elseequal=0;endmodulealways块中必须要用reg型变量，所以equal申请为reg型，如果不使用always块，也可以申请为wire型，一般来说，模块的输出数
Unknown_Fighter
·
2023-11-20 11:26
#
Verilog
verilog
比较器
VivadoAndTcl: read_
verilog
读一个或者多个
verilog
文件。
Unknown_Fighter
·
2023-11-20 11:56
#
VivadoAndTcl
fpga开发
硬件工程
fpga
一生一芯18——Chisel模板与Chisel工程构建
pwd=revg提取码:revgChisel转
Verilog
模板如下：链接:https://pan.baidu.com/s/1T9JQL5BccxqI4bscfU-JyA?
铭....
·
2023-11-20 10:38
一生一芯
scala
Chisel
「
Verilog
学习笔记」根据状态转移表实现时序电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析可得逻辑表达式为可得逻辑表达式为`timescale1ns/1nsmoduleseq_circuit(inputA
KS〔学IC版〕
·
2023-11-20 09:24
Verilog学习笔记
学习
笔记
Verilog
深度学习入门（第三天）——卷积神经网络
还有图片重构、无人驾驶、人脸识别二、卷积的作用
卷积网络
与传统网络的区别：输出的数据直接是三维的，还多了深度整体架构：输入层、卷积层、池化层、全连接层这
学术菜鸟小晨
·
2023-11-20 09:23
深度学习入门
深度学习
cnn
人工智能
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法（3）
时序图IIC读写操作方法汇总正点原子IIC实验工程整体框图和模块功能简介，如表下图所示：IIC驱动模块设计时钟规划状态跳转流程单次写操作的波形图如下图所示：随机读操作的波形图如下图所示：I2C驱动控制模块
Verilog
自小吃多
·
2023-11-20 08:16
FPGA
fpga开发
fir matlab fpga,基于Matlab和FPGA的FIR数字滤波器设计及实现
截位用
Verilog
HDL实现的语句是：assignFIR_out={D_temp[36],D
小漂飞啊
·
2023-11-20 05:53
fir
matlab
fpga
数电和
Verilog
-时序逻辑实例二：移位寄存器
A.15时序逻辑实例二：移位寄存器简单的单向移位寄存器，由低位向高位移动，可以通过load加载设定移位寄存器的初始值。设计模块//文件路径：a.15/src/shifter.vmoduleshifter(clk,rst_n,load_enable,load_data,dout);inputclk;inputrst_n;inputload_enable;input[7:0]load_data;out
程序员Marshall
·
2023-11-20 04:16
数电和Verilog基础
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（10）第十周实验 实现移位寄存器74LS595
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register(inputclk,DS,OE,MR,inputwireST_CP,outp
青山入墨雨如画
·
2023-11-20 04:41
北邮22级信通院数电实验
fpga开发
循环优先级仲裁~位屏蔽仲裁算法
深入FPGA底层设计系列-循环优先级仲裁器算法：位屏蔽仲裁算法与
Verilog
代码编写_哔哩哔哩_bilibili位屏蔽算法：描述：对输入的多通道请求进行仲裁。
NoNoUnknow
·
2023-11-20 04:40
AXI
读书笔记
小项目
仲裁
EDA实验-----四位乘法器的设计（QuartusII）
掌握用
Verilog
语言实现基本二进制运算的方法。掌握
Verilog
语言的基本语法。二、实验设备PC机一台；FPGA实验箱一台。三、实验原理实现并行乘法器的方法又很多种，但
Gretel Tade
·
2023-11-20 01:02
EDA实验
fpga开发
EDA实验
Quartus
II
13.0
Verilog
硬件
EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)
学会用于
Verilog
语言进行程序设计。二、实验仪器设备PC机一台。FPGA实验开发系统一套。三、实验原理本实验通过扫描4*4矩阵键盘的值，在数码管上显示对应
Gretel Tade
·
2023-11-20 01:02
EDA实验
计算机外设
fpga开发
EDA实验
Verilog
QuartusII
矩阵
verilog
产生16进制递增bin文件
https://verificationacademy.com/forums/system
verilog
/how-do-i-write-binary-dump-file-array-my-testbench.w
qq_1615549892
·
2023-11-19 21:56
#
verilog语法
fpga开发
verilog
中的定点数、浮点数、定点小数、定点整数的表示及运算
1、定点数：顾名思义定点数就是小数位固定不变的数叫做定点数，也就是小数点是定在某个位置不变的数。2、定点数的分类：（1）定点整数：定点整数的小数点后面没有其他的数值,即小数点定在了数的最后面定点整数又分为以下两类：@@：无符号的定点整数：Unsignedfixedpointinteger，无符号定点整数没有符号位，所以它的全部数位都用来表示数字，且它的小数点隐含在最低位后，在它的二进制形式中不存在
亦可西
·
2023-11-19 21:20
笔记
verilog
深度学习之图像分类（九）vision Transformer翻译与总结（一）
在视觉方面，注意力要么与
卷积网络
结合使用，要么用于替换
卷积网络
的某些组件，同时保持其整体结构不变
哈尔滨张谦蛋
·
2023-11-19 20:28
transformer
深度学习
transformer
图像处理
CNN-[deep learning with python]学习笔记
这个重要的特性使卷积神经网络具有如下两个性质：1）
卷积网络
学习
幸运六叶草
·
2023-11-19 15:24
深度学习
人工智能之机器学习篇
基于FPGA的五子棋（论文+源码）
将在硬件设计的基础上完成程序的设计，其中拟打算
VERILOG
HDL语言进行程序的编写，该语言和VHDL是两种FPGA的编程语言之一，
VERILOG
HDL相对来说语法更偏近于C，同时由于选用ALTTE
沐欣工作室_lvyiyi
·
2023-11-19 12:58
fpga开发
单片机
嵌入式硬件
stm32
毕业设计
物联网
VsCode编写
Verilog
，自动生成Testbench,生成Wave-20220329
目录一、准备工作①安装VScode（不是VisualStudio2019/2017/2012）:自行百度②安装I
verilog
与GTKWave波形查看器③安装Vscode插件以及配置：二、写测试平台testbench
ZDA2022
·
2023-11-19 11:58
FPGA_Study
单片机
vscode
vscode编写
verilog
的插件【对齐、自动生成testbench文件】
vscode编写
verilog
的插件：插件名称：
verilog
_testbench,用于自动生成激励文件安装教程：基于VSCode的Testbench文件自动生成方法——基于VSCode的
Verilog
@晓凡
·
2023-11-19 11:49
FPGA学习之路
vscode
[深度学习]卷积神经网络的概念,入门构建(代码实例)
写在前面:卷积神经网络的部分在之前就已经有所接触,这里重新更全面地总结一下关于深度学习中卷积神经网络的部分.并且在这里对如何构建代码,一些新的思想和网络做出一点点补充,同时会持续更新一些注入残差网络等现代的
卷积网络
部分
ViceMusic5
·
2023-11-19 08:12
机器学习
深度学习
cnn
人工智能
Verilog
基础：三段式状态机与输出寄存
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html对于
Verilog
HDL而言，有限状态机(FSM)是一种重要而强大的模块
日晨难再
·
2023-11-19 07:41
Verilog基础
数字IC
硬件工程
fpga开发
verilog
语言中条件编译ifdef的使用和例子
1条件编译ifdef如果ifdef后面的参数被编译过，则编译ifdef语句后的内容，忽略else后面的内容，如果ifdef后面的参数没有被编译过，则编译else语句后面的内容，条件编译的范围以ifdef开始，以endif结束，else部分可以没有。`ifdef参数名内容·else内容`endif2parameter之间的跨模块传输parameter在一个模块中的复制方式有两种，一个是在一个modu
暴龙战士~
·
2023-11-19 07:38
fpga开发
Verilog
基础：仿真时x信号的产生和x信号对于各运算符的特性
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-11-19 07:02
Verilog基础
fpga开发
硬件工程
数字IC
Verilog
硬件描述语言
system
Verilog
——从功能描述到覆盖率
概述要实现功能覆盖率的收敛，就需要按照以下步骤考虑:哪些功能需要测试明白在什么条件下需要测试对应的功能为了测试这些功能，需要提供什么样的测试平台组件以便提供激励和监测测试平台如何检查这些功能正常工作由于功能覆盖率不是自动的过程，因此它需要将功能描述同设计实现对应起来。提取功能点一般遵循从外部接口到内部功能再到边界情况的方法。提取功能点提取接口功能点对于要验证的设计的各个接口，可通过以下问题来获得接
凡先森～
·
2023-11-19 04:56
fpga开发
System
Verilog
学习笔记6——线程
目录线程的使用程序和模块什么是线程？线程的控制fork并行线程语句块等待所有衍生线程线程间的通信event事件semaphore旗语mailbox信箱线程的使用程序和模块module作为RTL模型的外壳包装和实现硬件行为，在更高层的集成层面，模块之间也需要通信和同步；对于硬件的过程块，它们之间的通信可理解为不同逻辑/时序块间的通信或同步，是通过信号的变化来完成的；从硬件实现的角度来看，Verilo
菜鸡想要飞
·
2023-11-19 04:54
SystemVerilog
学习笔记
功能测试
测试用例
测试覆盖率
模块测试
上一页
15
16
17
18
19
20
21
22
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他