视频图像编解码FPGA

nios ii 工程(严重) generate: java.lang.IllegalStateException: java.lang.IllegalStateException: java.lang

java.lang.IllegalStateException:java.lang.IllegalStateException:java.lang.NumberFormatException:emptyString昨天为了缩减fpga
ziou2323·2023-09-06 18:00

之於本學期

六、應用技術的學習，solidworks、AutoCAD、車工、銑工、激光切割、線切割、鉗工、3D打印、STM32、FPGA。
徐然TshiJian·2023-09-06 17:11

H265视频硬解

硬解，使用非CPU进行编码，如显卡GPU、专用的DSP、FPGA、ASIC芯片等。目前的主流GPU加速平台：INTEL、AMD、NVIDIA。
byxdaz·2023-09-06 17:33

基于FPGA的数字秒表设计（完整工程）

目录概述设计功能数字秒表设计的目的模块仿真设计代码概述该设计是用于体育比赛的数字秒表,基于FPGA在QuartusII9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的
单片机探索者bea·2023-09-06 13:18

基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。

基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。附：1.配套quartus从MATLAB系数生成直到仿真成功说明文档。2.配套仿真出波形（图1）的视频。
单片机探索者bea·2023-09-06 13:18

FPGA/IC秋招面试题 1(解析版)

分享个人觉得遇到还不错的题，后续有会继续补充。。。以下题目均来自网络平台，用于学习交流如有侵权立马删除!!!1.Verilog语言中，下面哪些语句不可被综合()A.#delay语句B.initial语句C.always语句D.用generate语句产生的代码考察可综合和不可综合语句。答案AB,可综合是指通过语句描述出对应的电路，所有综合工具都不支持的结构time，defparam，$finish，
咖啡0糖·2023-09-06 13:18

基于FPGA的信号发生器(三角波、方波、正弦波)

目录DDS实现原理DDS整体设计框图QuartusII仿真modelsim仿真顶层代码DDS实现原理DDS(DirectDigitalFrequencySynthesizer)直接数字频率合成器,也可叫DDFS。DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位。主要构成：内部：相位累加器，正弦查找表外围：DAC，LPF(低通滤波器)工
单片机探索者bea·2023-09-06 13:17

基于Verilog HDL语言的FPGA课后习题--两位二进制比较器（含testbench测试语句）

请思考如何用case语句写出比较电路：推出一个2位较大数判断电路的真值表用case语句编写判断电路1、给出程序2、给出仿真程序3、给出RTL图4、给出仿真结果1、真值表输入输出A1B1A0B0gt:A>Beq:A=Blt:A
Cheeky_man·2023-09-06 08:53

【webrtc】接收/发送的rtp包、编解码的VCM包、CopyOnWriteBuffer

收到的rtp包RtpPacketReceived经过RtpDepacketizer解析后变为ParsedPayloadRtpPacketReceived分配内存，执行memcpy拷贝：然后把RtpPacketReceived给到OnRtpPacket传递：uint8_t*media_payload=media_packet.AllocatePayload(rtx_payload.size());R
等风来不如迎风去·2023-09-06 04:36

按键消抖与仿真源文件中的随机数

在FPGA中可以通过对信号的快速精准判断，只需要根据电平持
小猛笔记·2023-09-06 03:13

修改树莓派内核启动logo

这个版本对我来时应该是目前最完美的系统，支持安卓系统下的硬解加速（可惜视频硬件编解码还不支持）。
黄博大佬·2023-09-06 00:29

RK3562 VS RK3566 性能解析

其次在解码方面，支持H.2641080P@60fps、H.2654K@30fps；编码方面支持H.2641080P@60fps，此外还有高质量JPEG编解码。
Industio_触觉智能·2023-09-05 20:35

RK3562 到底性能如何？安兔兔实测

其次在解码方面，支持H.2641080P@60fps、H.2654K@30fps；编码方面支持H.2641080P@60fps，此外还有高质量JPEG编解码。
Industio_触觉智能·2023-09-05 20:05

【紫光同创国产FPGA教程】——【PGL22G第七章】串口收发实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-09-05 17:54

【SOC FPGA】外设KEY点LED

文章目录一、添加LED和KEY的pio外设1、黄金参考工程2、配置pio外设（1）添加pio_KEY（2）添加pio_LED3、修改Verilog代码4、全编译二、生成相应的文件，转移至sd卡内1、更新dtb文件2、更新rbf文件4、替换sd卡中的内容三、编写C代码实现功能1、C工程准备2、C语言实现按键点灯3、效果演示一、添加LED和KEY的pio外设1、黄金参考工程2、配置pio外设打开Pla
菜虚鲲001·2023-09-05 15:59

【FPGA】ILA抓取inout类型失败问题

本来IIC读写模块以及通过编译。但是在测试的时候，要写代码。碰到了问题，想在top.v里面用下面的ILA来抓取i2c_sdat的信号。结果报错[Synth8-5744]wirexx;assignxx=i2c_sdat;ila0ila(.probe0(wr),.probe1(done),.probe2(i2c_sclk),.probe3(xx)//报错–>[Synth8-5744]Inoutbuff
菜虚鲲001·2023-09-05 15:59

KC705开发板——MGT IBERT测试记录

FPGA芯片型号为XC7K325T-2FFG900C。
怪都督·2023-09-05 06:42

深入浅出玩转FPGA——笔记8 漫谈状态机设计

1状态机的基本概念硬件的并行性决定了用不同verilog描述的硬件实现（比如不同的always语句）都是并行执行的，那么如果希望分多个时间完成一个任务，怎么办？方法1可以用多个使能信号赖衔接多个不同的模块，但是这样做多少显得有些繁琐。方法2状态机应运而生1.1构成状态机基本要素构成状态机的基本要素是状态机的输入、输出和状态。输入就是一些引起状态变化的条件输出就是状态变化后引起的结果变化状态就是各个
海绵宝宝爱学习·2023-09-05 06:40

FPGA输出lvds信号点亮液晶屏

1概述该方案用于生成RGB信号，通过lvds接口驱动逻辑输出，点亮并驱动BP101WX-206液晶屏幕。参考：下面为参考文章，内容非常详细。XilinxLVDSOutput——原语调用_vivado原语_ShareWow丶的博客http://t.csdn.cn/Zy37p2功能描述MMCM模块为时钟模块，负责将系统时钟变频与输出，产生各模块所需要的时钟；data_generator模块用于生成各种
nazonomaster·2023-09-05 06:39

7 Series FPGAs GTX/GTH Transceivers

BlockDiagram3.Transmitter4.Receiver5.PhysicalCodingSublayer（PCS）6.PhysicalMediumAttachment（PMA）本博客为Xilinx7系列FPGA
Starry丶·2023-09-05 06:39

FPGA实现电机转速PID控制

通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。一、设计思路前面通过SOPC之NIOSⅡ实现电机转速PID控制(调用中断函数)对电机实现了PID控制，然后就可以按照其设计方式将上层的C语言实现的PID控制部分等全部转换成Verilog代码，最终实现纯RTL进行PID控制。在前文中，电
STATEABC·2023-09-05 06:38

ADPCM编解码的使用

网上有很多讲解Adpcm编解码的，但是就没有详细说明其是需要如何使用的。这里就记录下是如何使用代码的，即是函数的参数需要填写什么，要注意的要点。
确实可以·2023-09-05 05:01

视频图像处理算法opencv在esp32及esp32s3上面的移植，也可以移植openmv

opencv在esp32及esp32s3上面的移植Opencv简介OpenCV是一个基于Apache2.0许可（开源）发行的跨平台计算机视觉和机器学习软件库，可以运行在Linux、Windows、Android和MacOS操作系统上，它轻量级而且高效——由一系列C函数和少量C++类构成，同时提供了Python、Ruby、MATLAB等语言的接口，实现了图像处理和计算机视觉方面的很多通用算法。这就使
cszhang·2023-09-05 05:31

A²B汽车音频总线介绍

在音频的数据传输中，我们的目的不是将音频数据直接传送到连接外设，如相同电路板上的音频编解码器，而是将数据通过总线与控制信息一起传送到包含外
自动花钱机·2023-09-05 00:35

基于FPGA的图像中值滤波开发,包括tb测试文件以及matlab验证代码

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览通过MATLAB调用FPGA的仿真结果，显示滤波效果：2.算法运行软件版本vivado2019.2matlab2022a3
简简单单做算法·2023-09-04 19:09

webrtc sdp各字段含义

以下是SDP中常见的字段及其含义：v：协议版本号o：会话创建者的标识符、会话ID、和会话版本号s：会话名称t：会话时间描述（会话开始和会话结束时间）a：会话级别的属性描述，例如：带宽限制、编解码器支持等
dualven_in_csdn·2023-09-04 06:03

微信团队分享：视频图像的超分辨率技术原理和应用场景

近些年来，在计算机图像处理，计算机视觉和机器学习等领域中，来自工业界和学术界的许多学者和专家都持续关注着视频图像的超分辨率技术这个基础热点问题。
音视频开发老马·2023-09-04 06:11

【音视频开发】音视频图像开发基础 I - 音频录制播放原理及相关概念、图像的表示、视频压缩算法

目录1音视频录制播放原理1.1录制原理1.2播放原理2图像的表示2.1RGB格式2.2YUV格式3视频中的重要概念3.1视频的属性3.2视频的I,P,B帧4常见的视频压缩算法1音视频录制播放原理1.1录制原理若想记录生活中的影像又或声音，我们需要借助摄像头和麦克风两个输入源来实现对音视频的采集，而其内部工作原理也有章可循。如图：麦克风通过时钟控制频率去采帧，经过特定的音频处理后放入帧队列，然后对音
Max Tsang·2023-09-04 06:10

音视频开发进阶｜图像位深、宽高、跨距

我们已经知道，像素是图像的基本组成单元，所以对视频图像的存储，实际上是对像素的存储。计算机在处理图像时，需要按一定规则将像素数据从内存中读取出来。
音视频老鸽·2023-09-04 06:40

数字IC面试题笔记

RISC-V、MISP)2.RTL：用Verilog、systemVerilog、VHDL描述电路(时钟域描述、时序组合逻辑描述：时钟沿、组合逻辑描述：电平)3.功能仿真：理想状态下的仿真4.验证：UVM、FPGA
TaylorS_SF·2023-09-04 03:52

FPGA的顶层文件调用方式（veliog HDL && Quart II）

FPGA的顶层文件调用方式（veliogHDL&&QuartII）1.新建.v文件，选择hdl点击project，选中setastoplevel，然后开始调用各个文件夹。
TaylorS_SF·2023-09-04 03:51

Vivado 添加FPGA开发板的Boards file的添加

1digilentboardfile下载地址下载地址：https://github.com/Digilent/vivado-boards2下载后3添加文件到vivado安装路径把文件复制到Vivado\2019.1\data\boards\board_files4创建工程查看是否安装成功
LEEE@FPGA·2023-09-04 01:26

JTAG不能下载的问题Error (209040): Can‘t access JTAG chain

答：无关，只需FPGA即可。2.JTAG需要哪些管脚？答：F
pcjiushizhu·2023-09-04 00:31

常用的插件网站

1.0cookie转换提取https://uutool.cn/cookie2json/2.0URL编解码http://www.jsons.cn/urlencode/3.0json在线https://www.json.cn
一级泡芙爱好者·2023-09-03 21:45

Jpeg文件格式详解

关键字：JPEG,JFIF,EXIF1简介  JPEG（JointPictureExpertGroup）编解码标准是由国际标准化组织(ISO)和CCITT联合制定的静态图象有损压缩编码标准（标准也
落樱弥城·2023-09-03 19:39

FFmpeg基础知识

它包含了非常先进的音频/视频编解码库libavcodec，为了保证高可移植性和编解码质量，libavcodec里很多code都是从头开发的。FFmpeg在Linux平台下开发，但它同样也可以在其
蒋斌文·2023-09-03 18:40

HDMI 输出实验

FPGA教程学习第十四章HDMI输出实验文章目录FPGA教程学习前言实验原理实验过程程序设计时钟模块（video_pll）彩条产生模块（color_bar)配置数据查找表模块（lut_adv7511）I2CMaster
weixin_45090728·2023-09-03 16:02

关于主板

CODEC是编解码器，它既能encode编码，也能decode解码。
T_X_J·2023-09-03 15:25

video 视频编解码一些debug方法

文章目录一、通过命令去获取一些数据1.2确定我们xml配置文件:二、查看我们芯片支持的编码能力三、通过log去获取信息这个文章的主要内容是为了后期性能方面的debug,设计到前期的bringup则没有一、通过命令去获取一些数据获取媒体相关的参数：#getprop|grepmedia获取后如下所示：[audio.deep_buffer.media]:[true][init.svc.media]:[r
永不秃头的程序员·2023-09-03 13:51

FIFO_IP核介绍和测试

FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存,或者高速异步数据的交互也即所谓的跨时钟域信号传递。它与FPGA内部的RAM和ROM的区
C.V-Pupil·2023-09-03 11:53

FPGA时序分析与约束（4）——时序分析，时序约束，时序收敛

前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，之后又把理想化的时钟变成了实际的时钟考虑了进来，在阅读本文之前，强烈推荐优先阅读本系列之前的文章，毕竟这是我们继续学习的基础，前文链接：FPGA
apple_ttt·2023-09-03 11:23

FPGA实例03——FIFO的IP核创建及16位输入转8位输出

1.本节目的：①创建FIFO的IP核②用FIFO实现16位数据输入转8位数据输出。2.首先，创建FIFO的IP核，在quartus新建工程后，在右方的IPCatalog中搜索FIFO。然后点击FIFO，命名后选择Verilog文件类型，点击ok。跳出FIFO的建立界面如下：点击next后：点击next后：点击next后：之后一直点next即可，最后finish，完成IP核的创建，我们会得到重要的文
捌肆幺幺·2023-09-03 11:23

FPGA开发——UART串口通信（使用FIFO IP核作为缓存，在接收模块后添加检验）

FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三
圆原元源远员·2023-09-03 11:23

FPGA——FIFO

FIFOFIFO（FirstInFirstOut，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。FIFO根据读写时钟是否相同，分为SCFIFO（single-clockFIFO）和DCFIFO（duabl-clockFIFO），SCFIFO的读写为同一时钟，应用在同步时钟系统中；DCFIFO的读写时钟不同，应用在异步时钟系统中。SCFIFO单时钟FIFO常用于片内数据交互，例如，
rοckman·2023-09-03 11:52

FPGA原理与结构——FIFO IP核的使用与测试

一、前言本文介绍FIFOGeneratorv13.2IP核的具体使用与例化，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考：FPGA原理与结构——FIFOIP
apple_ttt·2023-09-03 11:22

计组大作业|硬件小学期的思路

推荐文章RISC-CPU设计和FPGA实现我们要求的指令集是RISC-V，这篇文章写的很好，流程很详细，从单周期，到IO接口，再到流水线优化，到上板，都写了，很不错的一篇攻略。一些思路很多同学
亦梦亦醒乐逍遥·2023-09-03 10:18

三、E906移植----FPGA生成可用的比特流并实现串口发送

三、E906移植----FPGA生成可用的比特流并实现串口发送书接上回，第二篇把基本工程搭建了起来，跑了下综合看了看。
大功率灯泡·2023-09-03 09:21

C++之std::search应用实例(一百八十九)

简介：CSDN博客专家，专注Android/Linux系统，分享多mic语音方案、音视频、编解码等技术，与大家一起成长！
Android系统攻城狮·2023-09-02 17:28

FPGA时序分析与约束（3）——时钟不确定性

一、前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，在阅读本文章之前，强烈推荐先阅读完本系列之前的文章，因为这是我们继续学习的理论的理论基础，前文链接：FPGA时序分析与约束（2）——
apple_ttt·2023-09-02 15:22

【启扬方案】基于i.MX8M Mini 核心板的工业数据采集与控制系统解决方案

传统的工业数据采集和控制系统通常需要连接多个数据采集设备进行高速通信，并承担复杂的数据处理、高清多媒体显示等功能，而基于ARM+FPGA架构的嵌入式系统自带丰富的外设接口、具备高清显示、高速传输等功能，
vickycheung3·2023-09-02 14:15
上一页 72 73 74 75 76 77 78 79 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他