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锁相环
or1200下Raw-OS学习(仿真环境篇)
不谈这些鸟事情了,说多了都是泪啊,这篇blog开始我们进入raw-os的api学习,为期大概是2个月吧,因为我从来没有接触过操作系统,好多东西都要补,本科学的是通信专业,妹的天天搞电路,不是放大器就是滤波器,不是
锁相环
就是
tortoisechan
·
2013-08-03 14:00
RAW-OS
openrisc
STM32系统时钟
⑤PLL为
锁相环
倍频输出,其时钟输入源可选择为HSI/2、HS
shphonetown
·
2013-07-23 10:00
嵌入式
stm32
Tiny210(S5PV210) U-BOOT(三)----配置时钟频率源码分析
1.设置APLL/MPLL/EPLL/EPLL
锁相环
时间翻看手册,P371页,找到PLLCONTROLREGISTERS。
mutemob
·
2013-07-21 16:00
u-boot
Tiny210
s5pv210
Tiny210(S5PV210) U-BOOT(二)----配置时钟频率基本原理
配置系统时钟,大概是以下几个步骤:(1)设置系统PLL锁定时间(2)配置PLL(3)配置各模块分频系数(4)切换到PLL时钟1.基本原理首先输出一个高电平,然后,通过三个晶振,输出一个频率,然后,通过倍频器(
锁相环
mutemob
·
2013-07-21 15:00
u-boot
Tiny210
s5pv210
系统时钟
四、S3C2440A处理器
一、S3C2440A时钟电源管理1、S3C2440A时钟功能:含有两个
锁相环
MPLL、UPLL产生系统所需要的不同频率的时钟 (1)MPLL:为CPU产生FCLK时钟;为AHB产生HCLK时钟,使用HCLK
tfygg
·
2013-07-12 17:00
MG995舵机控制
锁相环
不分频、倍频,只是为了锁定频率。KEY_M键旋转到中间位置。舵机的控制脉冲是0.5ms~2.5ms,1.5ms时居中,但是会存在一定的偏差。
diehua3359
·
2013-07-10 21:00
嵌入式
基于异步FIFO和PLL的雷达数据采集系统
这里结合高速嵌入式数据采集系统,提出一种基于CvcloneⅢFPGA实现的异步FIFO和
锁相环
(PLL)结构来实现高
sdvch
·
2013-05-09 21:00
MC9S12 底层驱动
底层驱动init.c倍频+三个级联PWM(moto1moto2steer)+串口中断+脉冲计数+外部中断(下降沿)#include"All_includes.h" /*
锁相环
总线倍频至80MHz fPLLCLK
MetalSeed
·
2013-04-08 19:00
嵌入式---时钟结构
CPU时钟结构: 时钟产生单元包括晶体振荡器、
锁相环
振荡器(PLL)和VPB分频器。 •晶体振荡器可以使用内部的晶体振荡器产生时钟信号,也可以从外部引入时钟信号。
·
2013-04-03 11:00
嵌入式
PLL(Phase Locked Loop)
锁相环
锁相环
的基本组成
锁相环
路是一种反馈控制电路,简称
锁相环
(PLL,Phase-LockedLoop)。
锁相环
的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
wangyoufeng8889
·
2013-03-21 19:00
stm32
S5PV210(TQ210)学习笔记——系统时钟和串口
TQ210的时钟配置跟2440/6410的时钟配置差不多,只是
锁相环
的个数略有不同,配置步骤是一样的。
girlkoo
·
2013-03-09 17:00
STM32 时钟分布
⑤、PLL为
锁相环
倍
lpdpzc
·
2013-02-02 18:00
傅里叶级数推导过程--通俗易懂,强烈推荐!!!
一打开《信号与系统》、《
锁相环
原理》等书籍,动不动就跳出一个“傅里叶级数”或“傅里叶变换”,弄一长串公式,让人云山雾
hanxiaohu88
·
2012-12-01 09:47
学习文章
利用
锁相环
生成正交参考信号
最近在看远坂俊昭写的《测量电子电路设计——模拟篇》,书中刚好给出了一个利用
锁相环
的解决方案。仔细研究起来设计
liyuanbhu
·
2012-11-01 17:00
【裸机开发笔记】6410的系统时钟设置(中)---相关寄存器介绍
1.APLL_LOCK、MPLL_LOCK、EPLL_LOCK 这三个寄存器的低十六位分别表示APLL、MPLL、EPLL这三个
锁相环
"锁相"所需的时间(周期数),当
锁相环
的输入或设置改变后,只有经历这么多个周期数后
NewThinker_wei
·
2012-10-29 22:00
滞后超前型低通滤波器 (2)
我以前写过篇博客,讨论了《
锁相环
电路设计与应用》书中提到的滞后超前型低通滤波器的特性。
liyuanbhu
·
2012-10-13 23:00
编程
c
算法
语言
plot
S3C6410 时钟初始化
PHASELOCKEDLOOP(PLL)S3C6410里包含三个PLL(
锁相环
),APLL,MPLL,EPLL,通过设置它们将输入时钟同步输出达到操作CPU的工作频率的目的。如图1-1所示。
fantao015
·
2012-09-18 16:00
[置顶] linux设备驱动程序之时钟管理(1)----最初的印象
转载请注明出处 http://blog.csdn.net/bingqingsuimeng/ linux设备驱动交流:qq群:257970754 PLL(PhaseLockedLoop):为锁相回路或
锁相环
bingqingsuimeng
·
2012-09-03 10:00
c
linux
timer
三星
IIS
interface
STC PCR
在编码和解码端,系统时钟脉冲是由振荡器等硬件发生,在解码端STC穿越在码流中定时递交的PCR利用
锁相环
(PLL)技巧来与编码端STC坚持统一。
ccskyer
·
2012-08-23 17:00
滞后超前型低通滤波器
最近在读远坂俊昭的《
锁相环
电路设计与应用》,上面提到了这种具有相位补偿能力的低通滤波器。书上对这种滤波器的特性描述的非常细致,但是却省略了所有公式的推导过程。作者不屑写出,我来把它补全吧。
liyuanbhu
·
2012-08-05 12:00
c
ARM9 S3C2440 定时器中断
由于外部时钟源的频率一般不能满足系统所需要的高频条件,所以往往需要PLL(
锁相环
)进行倍频处理。在s3c2440中,有2个不同的PLL,一个是MPLL,另一个是UPLL。UPLL
儒家辉少
·
2012-08-02 09:48
定时器
PWM
ARM9 S3C2440 定时器中断
由于外部时钟源的频率一般不能满足系统所需要的高频条件,所以往往需要PLL(
锁相环
)进行倍频处理。在s3c2440中,有2个不同的PLL,一个是MPLL,另一个是UPLL。UPLL
儒家辉少
·
2012-08-02 09:48
PWM
定时器
linux
驱动
LTE OFDM的子载波间隔为什么是15KHZ
在使用带有
锁相环
(PLL)的压控振荡器
zzsfqiuyigui
·
2012-07-01 09:00
fft
ARM 电源管理 4种模式
1.正常模式(normalmode)2.慢模式(slowmode):此时
锁相环
不工作。
xiaocaichonga
·
2012-05-28 19:00
PLL和频偏估计
PLL(
锁相环
), 用于控制输入输出信号的频偏锁定.原理框图如下图所示:其中,鉴相器用于计算输入和输出的相偏,得到关于相偏的正切结果. 反正切查表用于还原相偏角度信息.
yanzong09
·
2012-05-25 00:00
电子硬件工程师要求?
教科书上讲的都应该会,包括分离元件和运放的信号放大,滤波,波形产生,稳压电源,逻辑化简,基本触发器,基本计数器、寄存器,脉冲产生和整形,ADC、DAC,
锁相环
等。
flymachine
·
2012-05-23 22:00
S3C6410 时钟初始化..//
PHASELOCKEDLOOP(PLL)S3C6410里包含三个PLL(
锁相环
),APLL,MPLL,EPLL,通过设置它们将输入时钟同步输出达到操作CPU的工作频率的目的。如图1-1所示。
lsyz0021
·
2012-05-10 20:00
一个例子说明FPGA中PLL的重要性
PLL的重要性PLL,即
锁相环
。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。
ruby97
·
2012-05-02 11:00
工作
Module
ARM9时钟与电源管理
时钟模块:1OM[3:2]引脚用来设定时钟来源2FCLK CPU内核时钟 HCLK AHB总线时钟 PCLK APB总线时3MPLL
锁相环
用来生成Mpll即FCLK PLLControlRegister
oney139
·
2012-04-06 10:00
2011大学生电子设计竞赛E题——数字
锁相环
实现
作者:林子木有人跟我说,今年的电子设计竞赛E题,可以用
锁相环
来做。
wolinxuebin
·
2012-03-23 22:00
c
insert
扩展
2011大学生电子设计竞赛E题——数字
锁相环
实现
作者:林子木有人跟我说,今年的电子设计竞赛E题,可以用
锁相环
来做。
lovnet
·
2012-03-23 22:00
设计
智能车笔记2 总线时钟
这就得用到
锁相环
了。例如MCU用的外部晶振是16M的无源晶振,则可以通过
锁相环
PLL把系统时钟倍频到24M,从而给系统提供更高的时钟信号,提高程序的运行速度。
codemysky
·
2012-03-22 22:01
智能车
kinetis时钟模块MCG详解
输入的参考时钟一般经过分频后进入FLL(锁频环)或PLL(
锁相环
)进行倍频处理,当然也可以不通过FLL或PLL,而直接输出给
hcx25909
·
2012-03-09 22:00
c
工作
Flash
什么是PLL, PLL的作用
PLL是phaselockedloop的缩写,中文译作
锁相环
。按照架构来分可分为模拟,数字,数模混合型
锁相环
。按照环路传函可分为一阶,二阶,三阶,高阶
锁相环
。
kickxxx
·
2012-02-28 10:00
FPGA学习笔记1-基础与配置
FPGA优点和基础解决工程师的问题:更短的设计周期标准不断发展突出的产品优势更好的性能有限的资源风险管理收回投资客户服务FPGA-电路板级集成典型FPGA体系结构=逻辑单元,嵌入式存储器,
锁相环
,配置存储器和可配置布线
iteye_7884
·
2012-01-19 14:00
嵌入式
FPGA学习笔记1-基础与配置
解决工程师的问题: 更短的设计周期 标准不断发展 突出的产品优势 更好的性能 有限的资源 风险管理 收回投资 客户服务 FPGA-电路板级集成 典型FPGA体系结构=逻辑单元,嵌入式存储器,
锁相环
lovnet
·
2012-01-19 14:00
学习笔记
S3C6410 时钟初始化
PHASELOCKEDLOOP(PLL)S3C6410里包含三个PLL(
锁相环
),APLL,MPLL,EPLL,通过设置它们将输入时钟同步输出达到操作CPU的工作频率的目的。如图1-1所示。
Stephen_yu
·
2012-01-19 11:00
c
工作
mobile
mfc
div
安全相关
ARM-linux s3c2440 之时钟分析
s3c2440有两个内置的PLLS
锁相环
,一个提供给FCLK,HCLK,和PCLK,另一个提供给USB时钟(48MHZ)。Clockcontrol可以不使
yyplc
·
2011-12-19 17:00
c
timer
struct
IO
list
null
MATLAB里仿真时
锁相环
怎么使用?
你的意思使用Simulink来做
锁相环
的仿真吗?
Augusdi
·
2011-12-04 19:00
matlab
PLL
锁相环
的设置
PLL
锁相环
的设置还是比较简单的,因为东西很死,完全可以照搬。主要配置的就是REFDV(范围是0到63,CRG参考分频寄存器)和SYNR(范围是0到15,CRG合成器寄存器)。
XHMQZ
·
2011-11-10 22:00
PCLK FCLK HCLK
2、s3c2410有两个pll(phaselockedloop,
锁相环
,在高频中学过,可以实现
qdlovecsj
·
2011-10-09 22:00
c
工作
interface
asynchronous
output
behavior
飞思卡尔MC9S12XS128功能模块驱动
//
锁相环
时钟的初始化 总线频率为40MHz(总线时钟为
锁相环
时钟的一半)//晶振为11.0592MHzvoidPLL_init(void)//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV
DLUTXIE
·
2011-08-22 18:00
ARM9时钟体系
'这是arm的时钟集成模块,主要想介绍关于arm的时钟体系.S3C2440有2个PLL(
锁相环
),一个是mpll,一个是upllpll(
锁相环
)是一种产生时钟频率的东西,通常产生时钟频率都是使用晶振(
ccjjnn19890720
·
2011-08-11 12:00
PLL和DLL:都是
锁相环
,区别在哪里?
又称数字
锁相环
。PLL使用了电压控制延迟,用VCO来实现和DLL中类试的延迟功能。又称模拟
锁相环
。
jasonwoodlee
·
2011-08-10 21:00
manager
dll
generator
产品
wizard
S3C2440-时钟计算
S3C2440A 包含两个
锁相环
(PLL):一个提供给FCLK、HCLK 和PCLK,另一个专用于
javababy1
·
2011-07-04 20:00
计算
S3C2440-时钟计算
S3C2440A包含两个
锁相环
(PLL):一个提供给FCLK、HCLK和PCLK,另一个专用于USB模块(48MHz)。
liufei_learning
·
2011-07-04 20:00
TMS320F28335的时钟介绍
此时钟将通过一个内部PLL
锁相环
电路,进
Augusdi
·
2011-06-22 00:00
工作
service
System
Go
delay
转:S3C6410系统控制器
共有三个PLL(
锁相环
)。其中第一个(ARMPLL)为ARMCLK专用,第二个(MAINPLL)用于HCLK和PCLK,第三个(EXTRAPLL)用于外围设备,特别是用于音频设备的时钟。
glorin
·
2011-05-07 23:00
c
Flash
mfc
div
三星
IIS
锁相环
的原理(ZT)
1.
锁相环
的基本组成许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步,利用
锁相环
路就可以实现这个目的。
锁相环
路是一种反馈控制电路,简称
锁相环
(PLL)。
linphusen
·
2011-05-02 16:00
CLOCK
2、s3c2410有两个pll(phaselockedloop,
锁相环
,在高频中学过,可以
liangkaiming
·
2011-04-08 17:00
c
工作
interface
asynchronous
output
behavior
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