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Xilinx的JESD204B ip核的使用（以AD9154为例对寄存器参数进行计算）

JESD204B（pg066）JESD204B基础知识JESD204B时钟DeviceClock：设备时钟，不同的设备（DAC/ADC（采样时钟）和FPGA（glbclk））可以使用不同的速率的时钟，但是必须同源
Njustxiaobai·2024-01-11 08:42

FPGA低速接口SPI_I2C_UART的使用

SPISPI简介项目中时钟10MSPI通信有4种不同的模式，不同的从设备在出厂时被厂家配置为其中一种模式，模式是不允许用户修改的。主设备和从设备必须在同一模式下进行通信，否则数据会接收错误。SPI的通信模式是由CPOL（时钟极性）和CPHA（时钟相位）来决定的，四种通信模式如下：模式0：CPOL=0，CPHA=0；模式1：CPOL=0，CPHA=1；模式2：CPOL=1，CPHA=0；模式3：CP
Njustxiaobai·2024-01-11 08:42

FPGA驱动0.96寸OLED（SSD1306）

SSD1306驱动时序1、GDDRAM内部结构：（1）页寻址（2）水平寻址（3）垂直寻址2、初始化3、清屏4、发送数据三、子模块源码1、初始化2、清屏3、数据四、top源码五、仿真结果六、板级验证SPI主机写模式FPGA
LionelZhao·2024-01-11 08:10

[从零开始学习FPGA编程-12]： 快速入门篇 - 操作步骤3(功能仿真)-1-Mentor HDL仿真工具modelsim SE 10.4简介与安装

作者主页(文火冰糖的硅基工坊)：文火冰糖（王文兵）的博客_文火冰糖的硅基工坊_CSDN博客本文网址：https://blog.csdn.net/HiWangWenBing/article/details/125029586目录前言：第1章Mentormodelsim简介
文火冰糖的硅基工坊·2024-01-11 08:10

基于FPGA的OFDM基带发射机的设计与实现

文章目录前言一、OFDM描述二、本系统的实现参照1.IEEE802.11a协议主要参数2.不同调制方式与速率3.IFFT映射关系4.IEEE802.11a物理层规范5.PPDU帧格式三、设计与实现1.扰码2.卷积编码与删余3.数据交织4.符号调制5.导频插入6.IFFT变换7.循环前缀&加窗8.训练序列生成9.发射主控MCU四、仿真1.modelsim仿真2.ILA在线测试结果附录Vivado工程
wyong0306·2024-01-11 08:38

Verilog实现FPGA平均值计算

Verilog实现FPGA平均值计算在数字电路设计中，计算平均值是一个非常基础的操作。本文将通过Verilog语言来实现在FPGA中计算一个数据流的平均值。
uote_e·2024-01-11 08:37

Openwifi 开源项目解读(一)

Openwifi是一个关于wifi系统的开源项目，是一个少有的优秀的关于wifi的开源项目，项目中包括了wifi的基带、lowmac、linux驱动等三部分，其中基带、lowmac部分是在FPGA中实现
cqcyst·2024-01-11 08:36

FPGA（基于xilinx）中PCIe介绍以及IP核XDMA的使用

Xilinx中PCIe简介以及IP核XDMA的使用例如：第一章PCIe简介以及IP核的使用文章目录Xilinx中PCIe简介以及IP核XDMA的使用一、PCIe总线概述1.PCIe总线架构2.PCIe不同版本的性能指标及带宽计算3.PCIe接口信号二、XDMA1.XDMA与其它PCIeIP的区别2.XDMA简介三、IP核例化BACIS标签页PCIeID标签页PCIe:BARs标签页PCIe:MIS
Njustxiaobai·2024-01-11 08:36

基于FPGA的电子密码锁设计论文（含视频代码仿真）

写在前面：本设计仅供学习参考，不保证正确，免费分享，恳请关注一下源码来自大佬:http://t.csdn.cn/Oxtcg稍作改动实物演示视频：基于FPGA的电子密码锁，VerilogHDL语言实现_哔哩哔哩
GP2·2024-01-11 08:06

岗位所处定位，岗位职责

电子产品所需岗位：pcb设计电路板,fpga，嵌入式，应用层（前后端，移动端）。
睿智闷骚男·2024-01-10 20:55

【数字图像处理】水平翻转、垂直翻转

本文主要介绍FPGA实现图像翻转的基本思路，以及使用紫光同创PGL22G开发板实现数字图像水平翻转、垂直翻转的过程。
洋洋Young·2024-01-10 13:11

【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 13:09

007-可调脉冲数触发之FPGA实现（Zynq也可驱动，带启动停止及完成中断输出）

文章目录前言一、设计思路二、代码及仿真1.资源消耗2.具体代码3.仿真波形总结前言此代码是在做显微镜高速聚焦系统中自己写的步进电机电机驱动源码，为了达到最快的驱动速度，因此选用脉冲触发方式进行驱动。在电机驱动的过程中往往需要对脉冲进行使能，启动，配置好输出N个脉冲，设置电机转动的方向，发送脉冲的过程中发送急停信号，停止当前的脉冲输出以及脉冲输出完后反馈回来中断触发信号。经过实测代码能够满足步进电机
技术小董·2024-01-10 13:37

xilinix 7系列器件生成已加密文件和已经过身份验证的文件

注释：如需了解更多信息，请参阅《使用加密确保7系列FPGA比特流的安全》(XAPP1239)。要生成加密比特流，请在VivadoIDE中打开已实现的设计。
朝阳群众&热心市民·2024-01-10 13:34

7系列和UltraScale系列的FPGA的IO、Bank

（1）FPGAIO命名方式；（3）FPGA的上电时序FPGA的IO命名。FPGA芯片IO命名方式太多，管脚也多，让人感觉很乱。
朝阳群众&热心市民·2024-01-10 13:03

Xilinx 7系列FPGA简介--选型参考

Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。
朝阳群众&热心市民·2024-01-10 13:03

xilinix 不同配置文件区别

生成四种类型的文件BIT文件综合后生成的bit,vivado默认的选项配置数据内容：包含不需要下载到fpga的标头信息的二进制配置数据文件。
朝阳群众&热心市民·2024-01-10 13:03

万兆网、10G ethernet subsystem IP核

随着FPGA在数据中心加速和SmartNIC在SDN和NFV领域的广泛应用，基于以太网接口的FPGA开发板越来越受到关注。
朝阳群众&热心市民·2024-01-10 13:33

UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件

注释：如需了解更多信息，请参阅《使用加密和身份验证确保UltraScale/UltraScale+FPGA比特流的安全》(XAPP1267)。
朝阳群众&热心市民·2024-01-10 13:02

基于FPGA的万兆以太网学习（1）

万兆（10G）以太网测速视频：FPGA实现UDP万兆以太网的速度测试1代码结构2硬件需求SFP+屏蔽笼可以插入千兆或万兆光模块。SFP+信号定义与SFP一致。
LEEE@FPGA·2024-01-10 12:00

【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:43

【Verilog】期末复习——设计有32个16位存储器的ROM

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:13

【Verilog】期末复习——设计11011序列检测器电路

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:42

FPGA之按键消抖

目录1.原理2.代码2.1key_filter.v2.2tb_key_filter.v1.原理按键分为自锁式按键和机械按键，图左边为自锁式按键上图为RS触发器硬件消抖，当按键的个数比较多时常常使用软件消抖。硬件消抖会使用额外的器件占用电路板上的空间。思路就是使用延时程序去掉抖动的部分，抖动就是不规则的高低电平变化。只要在20ms之内没有抖动的产生，就可以认为按键的可用的。计数器的作用就是当检测道低
sendmeasong_ying·2024-01-10 06:23

手把手教你量化网络（2）权重参数的量化

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】，获取更多学习资料，并拉你进“IC设计交流群”。
雪天鱼·2024-01-09 22:28

基于FPGA的多级CIC滤波器实现四倍抽取二

基于FPGA的多级CIC滤波器实现四倍抽取二在实现多级CIC滤波器前我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理。CIC滤波器在通信信号处理中有着重要的应用。
OpenS_Lee·2024-01-09 17:33

唇形迁移wav2lip

目录Wav2lip_GPTGAN项目地址：教程：训练教程：Wav2lip_GPTGANWav2lip_GPTGAN是由两个模型共同完成的最终效果，Wav2Lip负责人物与口型匹配并生成对应的视频，GFPGAN
AI视觉网奇·2024-01-09 15:27

一、瑞萨RZN2L介绍和各处理器概念

Renesas产品中的位置3.1RZN2LMPU系统框图3.2RZN系列MPU的定位3.3瑞萨MPU各系列特点3.4RZN2L的R52内核在ARM位置四、各种处理器概念4.1CPUMCUMPUSOCDSPFPGA
嵌入式科普·2024-01-09 15:55

自动驾驶代客泊车AVP安全监控设计

目录安全监控设计...I文档...I1文档...11.1变更历史11.2术语11.3引用文档12功能综述...23详细方案...43.1FPGA供电PMIC的监控43.2camera接口电路的监控53.3
电气_空空·2024-01-09 15:22

FPGA状态机学习

Verilog是硬件描述语言，硬件电路是并行执行的，当需要按照流程或者步骤来完成某个功能时，代码中通常会使用很多个if嵌套语句来实现，这样就增加了代码的复杂度，以及降低了代码的可读性，这个时候就可以使用状态机来编写代码。状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。状态机，全称是有
QYH2023·2024-01-09 09:52

OV5640 摄像头的图像拉普拉斯锐化处理和边缘提取

上电初始，FPGA需要通过IIC接口对CMOSSensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。
QYH2023·2024-01-09 09:52

Vivado 中Tcl使用

TCL是面向ASIC和FPGA设计工具的一种近乎标准的脚本语言。EDA工具都按这种格式下约束（Vivado的时
QYH2023·2024-01-09 09:52

基于 ZYNQ 的双目视觉图像采集系统设计（四）

rst_n为系统复位信号；i_clk、i_data_rst_n、i_data_en和i_data为FPGA逻辑需要写入到DDR3的数据输入接口。
QYH2023·2024-01-09 09:21

基于 ZYNQ 的双目视觉图像采集系统设计（一）

图1视频采集系统架构上电初始，FPGA通过IIC接口对CMOSSensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。
QYH2023·2024-01-09 09:51

基于海思SD3403/3519AV200的医疗内窥镜技术框架

医疗内窥镜市场，经过多年的发展，产品种类繁多，应用场景更加的多样了，但是基础的技术方案非常的收敛，主流的方案就是海思的SOC和FPGA。
vx_zhanxy8·2024-01-09 09:19

OV5640 摄像头的图像平滑处理

上电初始，FPGA需要通过IIC接口对CMOSSensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。
QYH2023·2024-01-09 09:48

RAC 环境下spfile 下参数的修改，所有node或个别node

SYMPTOMSCase1PGA_AGGREATE_LIMITloweringStartingwith12.2,ifpga_aggregate_limitparameterissettoavaluesmallerthan2G
jnrjian·2024-01-09 05:28

FPGA介绍

转载：http://www.elecfans.com/tags/fpga/fpga简介FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD
zhengyad123·2024-01-09 04:25

【FPGA】分享一些FPGA数字信号处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2024-01-09 00:32

【FPGA】分享一些FPGA入门学习的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2024-01-09 00:02

【INTEL（ALTERA）】将 PHY Lite 用于并行接口Intel Agilex7 FPGA IP 时，为何无法对 PLL 进行实例化？

说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题，在将PHYLite用于并行接口IntelAgilex®7FPGAIP时，无法在顶部子组上对锁相环（PLL）进行实例化
神仙约架·2024-01-09 00:02

FPGA 静态时序分析与约束（1）

静态时序分析与约束中的概念项目总结时序分析与约束的意义FPGA内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者
朽月·2024-01-08 23:05

FPGA系列6——时序分析（周期约束）

create_clock-name-period-waveform{}[get_ports]参数含义-name时钟名称-period时钟周期，单位为ns-waveform波形参数，第一个参数为时钟的第一个上升沿时刻，第二个参数为时钟的第一个下降沿时刻-add在同一时刻源上定义多个时钟时使用#DefinetheclocksfortheGTXblockscreate_clock-namegt0_txu
通信牛肉干·2024-01-08 23:33

FPGA——静态时序分析（STA）

FPGA时序分析与时序约束什么是静态时序分析（STA）首先，静态时序分析分析是基于同步电路设计模型的。
Halo_zjq·2024-01-08 23:03

FPGA——时序分析与约束

FPGA时序分析与约束FPGA结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系
云影点灯大师·2024-01-08 23:01

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL
不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:48

FPGA之ZYNQ SOC设计---BOOT.bin制作

ZYNQSOC设计---BOOT.bin制作1.固化的流程2.固化准备2.BOOT.bin制作过程更多内容，请关注微信公众号“FPGA科技室”以前工程都是通过JTAG先下载bit流文件，再下载elf文件
科研的小萌娃·2024-01-08 14:58
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