【数字系统】组合逻辑电路设计:4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、实验要求1.编码/译码器的设计与实现;比较器的设计与实现;全加器的设计与实现;2.在QuartusII环境下,运用VerilogHDL语言进行编程开发,并完成对电路工作情况的仿真模拟;3.完成配置程序的下载,并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1:四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类:普通编码器和优先编码器。其中普通编码器就