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ALTERA
altera
fpga 约束
以下描述fpga约束，与asic可能有少量差异。1）基准时钟create_clock-add多个晶振驱动一个时钟输入脚2）虚拟时钟create_clock作用：用于约束input和output。虚拟时钟，它为外部寄存器提供时钟驱动源,对fpga内部不起作用。它的频率设置和fpga内部基准时钟一样的频率。写法和create_clock一样，只是没有get_ports。3）随路时钟约束随路时钟，因为f
shouhuzhixing123
·
2020-08-22 10:02
WinDriver高级编程 (WinDriver 6.0 用户手册译文)
这些芯片是：PLX/
Altera
/Marvell/PLDA/AMCC/QuickLogic/Cypress/STMicroelectronics/TexasInstrumentsandXilinx。
robustdll
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2020-08-22 10:19
国外FPGA优秀文章
作为著名FPGA提供商
Altera
授权的金牌培训师，本管理员决心开贴来详细讲一下菜鸟觉得FPGA难学的几大原因。1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。
iteye_17686
·
2020-08-22 10:54
开发工具
嵌入式
c/c++
Altera
PLL IP核四种工作模式介绍
在例化PLLIP核时，有四种工作模式：1、标准模式在标准模式下，PLL对GCLK网络所产生的延迟进行完全补偿。标准模式中的内部时钟是与输入时钟管脚相位对齐的。在此模式中，外部时钟输出管脚会产生相对于时钟输入管脚的相位延迟。因此，这种模式一般用于产生FPGA内部用时钟，但一般不将时钟输出给FPGA外部使用。标准模式下PLL时钟之间的相位关系如下图所示。2、源同步模式如果数据和时钟同时到达输入管脚，那
huan09900990
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2020-08-22 10:16
quartus
ii设置
FPGA 原语 怎么找
altera
的在quartus界面的help--help_topics--primitives里xilinx的在vivado界面的tools--language_templates--verilog--
gaoxcv
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2020-08-22 09:25
fpga原理
FGPA 中的计数器Verilog语言（时钟分频器）
在quartusII8.0中为
ALTERA
FPGA设置一个分频器（计数器）输入时钟48Mhz输出时钟9600HZ1/*实验名称:计数器2**程序功能:将48Mhz的时钟分频为9600Hz3**时钟计算：
baian1907
·
2020-08-22 09:40
FPGA之原语的使用
不管在
Altera
还是在Xilinx的开发工具中，都有许多的原语。这些原语相当于函数调用，其实就是模块调用。除了原语，还有基本语法，真是太好了！那我们怎么看这些东西呢？
Snail_Walker
·
2020-08-22 09:56
Digital
Chip
Design
FPGA配置MC8051IP软核
最近整理东西，发现了这块吃灰已久的
Altera
FPGA开发板，恰好在网上看到FPGA搭建ARMx系列软核的文章，也想动手往这块板子配置ARMx软核，无奈的是针对
Altera
的FPGA配置ARM软核没有太多大佬跟进
QuanSirX
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2020-08-22 09:14
FPGA
MC8051
Xilinx 原语简介--（Xilinx FPGA开发实用教程）
原语查找：
altera
的在quartus界面的help--help_topics--primitives里xilinx的在vivado界面的tools--language_templates--verilog
工作使我快乐
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2020-08-22 09:01
FPGA基础进阶
电路城（www.cirmall.com）— Altium常用库文件（元件库+封装库+常用元器件3D模型）
AD库文件（元件库+封装库+常用元器件3D模型）356M超大压缩包，包含大量常用元器件、芯片封装，包括常用电容电阻的插件和贴片封装，二极管、三极管封装，封装尺寸均来自各生产厂商官方资料，涉及TI、
Altera
hihaigui
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2020-08-22 01:28
拉普拉斯算子的FPGA实现方法
Altera
的QuartusⅡ作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
暖暖的时间回忆
·
2020-08-21 20:08
Altera
cyclone V HPS GIC
Altera
cycloneVHPSGIC一、CYCLONEVGIC配置Cyclonev使用双核ARMCORTEXA9硬核处理器，MPU系统框图如下：由上面图可以看出，双核CORTEXA9共同使用一个GIC
如之
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2020-08-21 08:30
alterasoc
QuartusII 13.0自带的Modelsim
Altera
10.1d破解
做FPGA用到ModelSim仿真，QuartusII13.0调用发现"unabletocheckoutalicense.runthemodelsimlicensingwizardfromstart.programsmenutodignoseproblem"的问题，才发现Quarttus13.0破解后还要再破解Modelsim,方法如下：1.下载破解文件,自行百度2.复制破解文件中的MentorK
玄天强
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2020-08-21 05:03
FPGA
Altera
的FPGA大赛资料
已连续举办12年的亚洲创新设计大赛，不仅是亚太区的FPGA设计竞赛，更是顶尖学生视为最高荣誉的竞技场。自从开办创新大赛以来，每年皆吸引两岸数百支优秀的学生队伍参赛切磋，2010年更於北京清华大学国际可编程会议(FPT2010)上成功开办两岸决赛，从此让学生们能够跨区域竞争，并在角逐的过程中相互欣赏学习。自2016起不设置赛题，只提供建议选题。奖项设置大赛奖项特等奖3名一等奖4名二等奖五名Soc特别
SakuraForever
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2020-08-21 04:48
FPGA
Mysql保留字问题 出现1064（42000）错误
ADDALL
ALTERA
NALYZEANDASASCASENSITIVEBEFOREBETWEENBIGINTBINARYBLOBBOTHBYCALLCASCADECASECHANGECHARCHARACTERCHECKCOLLATEC
为了梦想1
·
2020-08-21 04:45
mysql
如何在FPGA中实现高效的compressor加法树
本篇论文是基于
altera
公司的FPGA，利用其LUT特点，探索设计最大程度利用LUT以及改善时序的compressor树的结构。1半加器和全加器半加器是两个输入bit相加，输出结果S和进位C。
apple^?
·
2020-08-21 03:42
zynq
电子电路
关于QuartusII 报错的问题
CurrentlicensefiledoesnotsupporttheEP4CE6F17I8Ldevice出现这种情况不需要重新安装其他版本，只需要按着以下几部即可：1、首先要有license文件（一般通过破解器产生，这里不详述），将其放入
altera
Belvey
·
2020-08-20 22:57
QuartusII
安装
MySQL关键字
你不小心使用了下面的关键字那么就会报这个错误“SQLError:1064,SQLState:42000错误”ADDALL
ALTERA
NALYZEANDASASCASENSITIVEBEFOREB
人无仁
·
2020-08-20 21:58
MySQL
开发必备词典：Mysql保留关键字
AACTIONADDALL
ALTERA
NALYZEANDASASCASENSITIVEBBEFOREBETWEENBIGINTBINARYBITBLOBBOTHBYCCALLCASCADECASECHANGECHARCHARACTERCOLLATECOLUMNCONDITIONCON
星空幻颖
·
2020-08-20 20:17
php
字典
mysql
开发必备词典：Mysql保留关键字
AACTIONADDALL
ALTERA
NALYZEANDASASCASENSITIVEBBEFOREBETWEENBIGINTBINARYBITBLOBBOTHBYCCALLCASCADECASECHANGECHARCHARACTERCOLLATECOLUMNCONDITIONCON
星空幻颖
·
2020-08-20 20:17
php
字典
mysql
m序列产生器（FPGA学习）
m序列产生器摘自《
Altera
FPGA系统设计实用教程》清华大学出版社伪随机数在密码邻域的应用无处不在，是很多密码算法和密码协议的基础，常见伪随机数发生器基于线性反馈移位寄存器的伪随机数发生器，简称LFSR
瞄♚♚
·
2020-08-20 17:34
TOEIC语法练习10
3.CDtheverybeginning一开始4.DAcashn.现金chequen.支票poundn.英镑5.CBinstigationn.煽动；教唆makearrangements做出安排make
altera
tions
movisssb
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2020-08-20 17:53
工程师看FPGA的前世今生1
Altera
XilinxLatticeCPLDFPGA细颗粒查找表结构分段式路由布线结构
Altera
FPGA粗颗粒结构，嵌入式存储器，长联线结构.在这个论坛里，看到多数朋友在讨论技术问题。
embed98123
·
2020-08-20 11:33
ios appstore 审核 Guideline 5.2.2 - Legal ios新闻资讯类APP5.2.2被拒。
LegalYourappcontainscontentorfeaturesthatmayviolatetherightsofoneormorethirdparties.Specifically,yourappallowsforthird-partysocialmedia
altera
tion
F_4a96
·
2020-08-20 09:19
Altera
的几个常用的Synthesis attributes
语法为：/*synthesis,
Altera的几个常用的Synthesisattribute
weixin_30641465
·
2020-08-20 01:24
Linux 下玩转Quartus II，脚本控制编译过程
QuartusII支持Tcl脚本,所以脚本手册必须得熟悉.QuartusIIScriptingReferenceManual：http://www.
altera
.com/literature/manual
da895
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2020-08-20 00:32
技术人生
脚本
linux
scripting
reference
tcl
图形
quartusII 13.1编译通过，仿真报错
#**Error:Waveform33.vwf.vt(62):near",":syntaxerror,unexpected','#**Error:C:/
altera
/13.1/modelsim_ase/
bigmagic123
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2020-08-19 23:53
FPGA
《深入浅出玩转FPGA》笔记1~3
文章目录1初识FPGA1.1FPGA与ASIC1.2FPGA与CPLD1.3
Altera
与Xilinx1.4Verilog与VHDL1.5FPGA基本结构2应用领域2.1片上系统3开发流程该部分是书的第一部分
吉大秦少游
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2020-08-19 06:13
硬件逻辑与硬件描述
DE2-115创建Web Server详细步骤（Quartus 13.1）
这里综合了
Altera
提供的各种文献和实例，在最新的Quartus13.1构建。
蜗牛爬珠峰
·
2020-08-18 22:30
Xilinx vivado FIFO 与
Altera
FIFO 一些注意事项（草稿）
FWFT：FirstWordFallThrough的缩写，好像是Xilinx的说法，
Altera
对应的概念是Show-aheadsynchronous(SASO)。
wugz89
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2020-08-18 18:46
FPGA
Altera
FPGA管脚弱上拉电阻详细设置方法
Altera
FPGA管脚弱上拉电阻的软件设置方法在使用
Altera
的FPGA时候，由于系统需求，需要在管脚的内部加上上拉电阻。QuartusII软件中在AssignmentEditor中可以设置。
weixin_34247032
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2020-08-18 17:40
嵌入式
FPGA中的PLL和DLL研究
DLL:一般在
altera
公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙
gffsky1990
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2020-08-18 16:22
FPGA
Quartus II 中管脚上拉电阻（弱上拉）的设置方法
以设置一输入管脚为上拉为例，在使用
Altera
的FPGA时候，由于系统需求，需要在管脚的内部加上上拉电阻。QuartusII软件中在AssignmentEditor中可以设置。
jenney_
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2020-08-18 16:58
FPGA
MySQL权限操作
限制一个用户能够做什么事情，在MySQL中，可以设置全局权限，指定数据库权限，指定表权限，指定字段权限2、有哪些权限create创建数据库、表或索引权限DROP除数据库或表权限
ALTERA
LTER更改表
归去来兮_十二
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2020-08-17 17:44
MySql小可爱
一个简单的makefile文件分析
前一段时间在一个
altera
开发板上面写了一个以太网卡驱动程序，想写一个上层的程序来测试一下，但是我以前没有学过网络编程呀，只是自学过一点网络编程。
若虚_似水年华
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2020-08-17 15:49
Linux驱动相关
我自己的学习日志
用ModelSim仿真FIFO
若对FIFO的IP核不熟悉，可以参考官方文档：http://www.
altera
.com/literature/ug/ug
ruby97
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2020-08-17 14:55
FPGA
ModelSim
module
system
input
测试
文档
访问Access 数据库 报 “IErrorInfo.GetDescription 因 E_FAIL(0x80004005) 而失败。”
-AADDALLAlphanumeric
ALTERA
NDANYAppli
quanelaine
·
2020-08-17 14:30
Cortex M3上基于AHB-Lite总线挂载GPIO核
基于AHB-Lite总线挂载GPIO核（
Altera
DE1SOC）这篇文章希望给正在阅读的你，提供一下思路，毕竟我这有些东西还写得不全。
或许改变
·
2020-08-16 22:51
SOC
英特尔正在推出ARM FPGA，重复！英特尔正在推出ARM FPGA
英特尔公司在完成对
Altera
的收购之后，正逐步将微处理器打造成为现场可编程门阵列（简称FPGA）。英特尔正在推出ARMFPGA，重复！
weixin_34054931
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2020-08-16 21:31
QuartusII命令行操作--如何建立可移植的工程
使用
Altera
公司PLD器件的朋友对QuartusII的GUI界面操作已经很熟悉了，对于这个集成开发环境的强大功能也有了体会。
realduke2000
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2020-08-16 20:18
Altera
FIFO IP核时序说明
ALTERA
在LPM（libraryofparameterizedmudules）库中提供了参数可配置的单时钟FIFO（SCFIFO）和双时钟FIFO（DCFIFO）。
lcyapi
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2020-08-16 19:09
FPGA
Altera
新手教程
1.设置系统仿真路径（ModelSim-SE)2.设置工程仿真3.编译如果出现Error(119013):CurrentlicensefiledoesnotsupporttheEP4CE6E22C8device此类错误就是没有破解好4.新建波形文件，此功能是内部调用modelsim进行的功能仿真（新手理解）适合于简单的程序仿真，快捷方便，当然modelsim也可以做同样的事情，但对于初学者来说，a
技术氛围
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2020-08-16 19:41
FPGA
文件监听器JAVA
importjava.util.concurrent.TimeUnit;importorg.apache.commons.io.filefilter.FileFilterUtils;importorg.apache.commons.io.monitor.File
Altera
tionListener
pete_emperor
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2020-08-16 13:00
java
Altera
FPGA使用通用SPIFlash
Altera
器件有EPCS系列配置器件，其实，这些配置器件就是我们平时通用的SPIFlash，据
Altera
FAE描述：“EPCS器件也是选用某家公司的SPIFlash，只是中间经过
Altera
公司的严格测试
平平谈谈才是真
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2020-08-16 04:57
FPGA/SOPC
modelsim仿真fifo和rom时候，输出出现高阻
出现问题：仿真fifo和rom时候，输出出现高阻问题原因：
altera
的自带模型需要支持库文件。
zd_2010
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2020-08-16 04:40
技术文摘
代码设计
硬件设计
Altera
DE2-115开发平台使用指南（新手）
Altera
下载控制芯片-EPCS64以及USB-Blaster对Jtag和as模式的支持。
yxswhy
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2020-08-16 04:30
VerilogHDL
基于FPGA的SSRAM读写速度测试实验
概述本人第一次接触FPGA的设计与开发，在老师的指导下完成EP3C25Q240的实验，耗时大概3个月，两个月从零开始做实验板，一个月调试板子上的SSRAM，虽然参考了
altera
的EP3C25F324开发板原理图
威风的趣味
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2020-08-16 04:12
硬件
基于FPGA和Arduino的小游戏设计
总体电路图…6二、功能仿真及分析…7三、功能测试及分析…8四、结论…154.1系统特点及存在的问题…154.2学习体会…15五、附件（代码）…16摘要关键词：FPGA，时钟分频，异步时序本设计基于FPGA（
ALTERA
cyloneIIEP4CE6F17C8N
WillChan_
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2020-08-16 03:21
Altera
Qsys使用心得
Altera
公司在QuartusII11.0之后推出了Qsys集成开发工具从开始流程上看，与之前的SOPCbuilder没有太大的区别，但是在实际开发中有很多的不同点，Qsys取代SOPCbuilder
weixin_34233679
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2020-08-16 03:41
FPGA设计——DDR2 (
Altera
)
DDR2IP系统框图2.IP参数设置1)时钟设置PLLreferenceclockfreqency是参考输入时钟，一般由外部晶振或外部PLL输出提供Memoryclockfreqency是DDR时钟，一般CYCLONEIV最快只能支持200M，根据不同的型号和BANK而不同Controllerdatarate有Full和Half模式，选择Half模式后，Localinterfacewidth会增加
njit_peiyuan
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2020-08-16 03:59
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