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ALTERA
Altera
Qsys使用心得
Altera
公司在QuartusII11.0之后推出了Qsys集成开发工具从开始流程上看，与之前的SOPCbuilder没有太大的区别，但是在实际开发中有很多的不同点，Qsys取代SOPCbuilder
weixin_34233679
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2020-08-16 03:41
FPGA设计——DDR2 (
Altera
)
DDR2IP系统框图2.IP参数设置1)时钟设置PLLreferenceclockfreqency是参考输入时钟，一般由外部晶振或外部PLL输出提供Memoryclockfreqency是DDR时钟，一般CYCLONEIV最快只能支持200M，根据不同的型号和BANK而不同Controllerdatarate有Full和Half模式，选择Half模式后，Localinterfacewidth会增加
njit_peiyuan
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2020-08-16 03:59
FPGA配置启动详解系列（一）——配置文件详解
Altera
FPGA包含多种下载格式文件，其中
weixin_30696427
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2020-08-16 02:29
ALTERA
FIFO 读写verilog代码
ALTERA
FIFO读写verilog代码FIFO，在FPGA中是一种非常基本，使用非常广泛的模块。
Luchang-Li
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2020-08-16 02:32
FPGA
异步fifo设计总结
文章目录背景问题解决
altera
fifoxilinxfifo总结探讨背景问题解决
altera
fifo通过对异步FIFO在读写时钟同频不同相、读时钟快于写时钟、读时钟慢于写时钟的程序仿真，我发现要想不让FIFO
qq_41776667
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2020-08-16 01:21
存储器
FPGA学习
altera
系列 第二十篇 呼吸灯设计
今天给大侠带来“FPGA学习系列
altera
"系列，持续更新。此学习心得是本人之前所写，所用设计软件为QuartusII13.1，现QuartusII新版本已更新到19+，以下仅供初学者学习参考。
FPGA技术江湖
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2020-08-16 00:50
FPGA学习系列
Error (176310): Can't place multiple pins assigned to pin location Pin_F16 (IOPAD_X41_Y19_N14)关于nCEO
编译的过程中出现如下错误Info(176311):Pinvga_rgb[6]isassignedtopinlocationPin_F16(IOPAD_X41_Y19_N14)Info(176311):Pin
ALTERA
_nCEOisassignedtopinlocationPin_F16
anranruomeng
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2020-08-16 00:19
FPGA
编程
制作原理图库之高级教程
一、如果厂家给出了引脚名(如：
Altera
的FPGA是以pdf，txt，excel等格式给出来)，那就不用多说了。
队长-Leader
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2020-08-15 23:35
硬件设计
使用ModelSim进行时序仿真
这里我们以EDA工具为
ALTERA
的QuartusII9.0为例，使用VerilogDHL，讲解如何使用QuartusII9.0生成ModelSim6.2b时序仿真所需的.vo及.sdo文件
jackinzhou
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2020-08-15 23:04
ModelSim
Altera
DDR2 IP核学习总结1-----------SRAM，DRAM
SRAM，DRAM，SDRAM和DDR2这些芯片详解网上铺天盖地的各种资料都有，这里只是根据个人习惯做一下总结，方便记忆。详细资料可以参考https://wenku.baidu.com/view/36eb2521af45b307e8719786.html?sxts=1560173120906SRAM基本存储单元结构SRAM中的每一bit存储在由四个场效应管（M1-M4）构成的两个交叉耦合的反相器中
dixingzh2014
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2020-08-15 22:30
Matlab把图片数据/波形数据生成.mif文件
在
Altera
系列的FPGA中.mif文件可以设计一个ROM。这个ROM里可以存放数据波形，产品ID，甚至还可以是简单的灰度图像库。但不建议ROM的深度超过10000，这样会影响ROM的性能。
不会焊电路
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2020-08-15 22:42
Matlab
FPGA
ROM
二值图
Altera
时序约束
突然想到，会不会是综合后的时序有问题呢（建立保持时间不够），我在网上找了很多关于
ALTERA
时序约束的文
Moon_3181961725
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2020-08-15 21:11
FPGA设计经验总结
【至简设计案例系列】基于FPGA的密码锁设计（
altera
版）
本文为明德扬原创及录用文章，转载请注明出处！作者：秦红锴一、项目背景概述随着生活质量的不断提高，加强家庭防盗安全变得非常重要，但传统机械锁的构造过于简单，很容易被打开，从而降低了安全性。数字密码锁因为它的保密性很高，安全系数也非常高，再加上其不需要携带避免了丢失的可能，省去了因钥匙丢失而需要换锁的麻烦，受到了越来越多的人的欢迎。随看人们对高科技产品也越来越推崇，在当今社会科技的高度集中和创新，人们
MDYFPGA
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2020-08-15 21:32
FPGA
fpga
密码锁
学习
altera
FPGA调用FIFO ip核出现的问题
最近在学习FPGA，在准备毕业设计的摄像头的使用的时候，由于没有FIFO，要调用IP核，但是在写程序时，出现的一些问题。按照官方的文档，在采用异步时钟FIFO时，在写入端，当写入请求（Wr_req）为高，且写入数据到来时候，我原来以为会下个时钟把数据存进去，但是从仿真结果来看，是立刻就送进去的，如下图是写入的时候，写入的是1：在读取端口：由于存在延时，所以我个人认为应该设立一个寄存器，将前一次的数
寂寞的老向
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2020-08-15 21:59
FPGA
modelsim
fpga
基于FPGA的VHDL语言呼吸灯设计
1.系统概述本设计在
Altera
CycloneIIEP2C35平台上，利用锁相环、计数器等数字电路，产生占空比可随时间自动变化的PWM波形，从而控制LED灯的亮度变化，实现以2s为周期的LED灯的呼吸显示效果
AAUfoa
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2020-08-15 21:20
FPGA
FPGA——fifo 以及几个信号的理解
Altera
providesFIFOfunctionsthroughtheparameterizablesingle-clockFIFO(SCFIFO)anddual-clockFIFO(DCFIFO)
cherry1307
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2020-08-15 20:22
FPGA
verilog
Altera
RapidIO IP维护模块
维护模块Type8包Type8维护包是用来存取RapidIO能力和状态寄存器（CARs和CSRs）及数据结构。不像其它请求格式，type8包的请求和响应包格式都一样的，Type8包不包含地址，仅包含数据负荷。维护端口写操作是一个不确保成功的写操作，没有相关的响应，这个维护操作主要用来发送如来自一个设备的错误指示或状态等信息，这种设备一般不包含端点如交换机。数据负荷一般放在目的端点的一个队列里，通过
casevison
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2020-08-15 15:48
RapidIO
浮点数定化--
altera
乘除法ip使用FPGA学习笔记
浮点数定化--
altera
乘除法ip使用1、浮点数定点化：--浮点数例子：2.9183.1415926---小数点不固定。转为定点数要定义小数需求多少位？整数需求多少位？--第1步：定义。
messi_cyc
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2020-08-15 07:15
【
Altera
博客大赛】时序优化一例（四）
在尝试了多种优化方案后，设计的时序还未达到收敛，但我却已黔驴技穷了。冥思苦想了几天，我决定重新分析一下问题，将这段时间的优化过程回顾了一下，忽然间发现曾在《时序优化一例（一）》中分析过除法器IP的问题，查询过这IP核的性能，初步估计可能达不到250MHz，是不是这IP核本身真就不行呢？其实在《时序优化一例（三）》中已经可以验证了，因为通过分区和创建Logiclock区域将除法器与其它模块在synt
wangyanchao151
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2020-08-15 00:01
fpga
Altera
FPGA中的延时进位链-LCELL
Altera
FPGA中的延时进位链-LCELL在
ALtera
的FPGA中需要通过原语添加LCELL添加固定的延时，一般来讲，LCELL的延时相对比较固定，但是随着布线以及温度等影响，延时会有变化，所以通过
水田在奋斗
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2020-08-14 03:13
FPGA
TDC
不到两年时间，半导体界发生了如此多收购兼并案---ESM
Microchip(微芯)收购Micrel（麦瑞半导体）——模拟/混合信号芯片公司；Avago(安华高)收购Broadcom（博通）；Intel(英特尔)收购
Altera
（阿尔特拉）——FPGA厂商；Diodes
youbangxingye
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2020-08-14 02:47
4G资讯
搭建Modelsim SE仿真环境-使用do文件仿真
Modelsim有很多版本，比如说Modelsim-
Altera
，但是笔者还是建议大家使用Modelsim-SE，Modelsim-
Altera
实际是针对
Altera
的OEM版本，它事先将
Altera
的一些
七水_SevenFormer
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2020-08-13 15:51
FPGA基础知识
半导体芯片：极速并购后的资本“淘宝”
高通从300亿美元的海外现金储备中拿出大部分用来收购恩智浦半导体，博通在2016年初完成了与安华高科技370亿美元合并交易，半导体龙头英特尔则在2015年斥资逾150亿美元收购了
Altera
。
weixin_34414196
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2020-08-12 10:41
Verilog HDL Coding Style Proposal
一开始的模仿，接下来不懂就查，直到最后掌握基本的代码规范，到此刻为止，从来没有看过
altera
官方的VerilogCodingStyle。终于，此刻，下定决心，来规范一下自己
weixin_33834628
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2020-08-11 23:16
安装
Altera
USB-Blaster驱动程序遇到的问题
USB-Blaster使用的时候会自动安装驱动程序，但是有时候会出现这样一种情况：
Altera
USB-Blaster驱动程序那里总是显示有黄色感叹号。
五月525
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2020-08-11 19:07
问题记录
一位前辈的工作经验
如对此文有疑问或想给作者提建议请给作者发email：
[email protected]
１/时序是设计出来的我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及
altera
做逻辑的一些东西，而我们的项目规范
weixin_33690963
·
2020-08-11 18:01
Ethernet and the NicheStack TCP/IP Stack - NIOS II Edtion
http://www.
altera
.com/devices/processor/nios2/tools/embed-partners/ni2-network-stack.html以前，NIOS使用LightweightIP
蜗牛爬珠峰
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2020-08-11 13:22
[转]FPGA使用LVDS差分信号的一些注意事项
（1）对于
altera
FPGA（CYCLONEIII）1、对于作为LVDS传输的BANK必须接2.5V的VCCIO；2、左右BANK（即1/2/5/6BANK）的LVDS发送差分对信号无需外接匹配电阻，
ddk43521
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2020-08-11 11:26
利用Python的pymysql模块实现MySQL数据“模板类型表”的增删改查
需求：利用Python实现MySQL数据“模板类型表"的增删改查分析：1.何为模板类型表创建模板类型表：createtable`
altera
tion_type`(`create_time`datetimedefaultnull
奋斗吧，青年！
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2020-08-11 03:09
做项目时犯的弱智错误
（从网上打劫过来的）ADDALL
ALTERA
NALYZEANDASASCASENSITIVEBEFOREBETWEENBIGINTBINARYBLO
weixin_34037515
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2020-08-10 23:40
AtCoder Beginner Contest 174 D.Alter Altar
AtCoderBeginnerContest174D.
AlterA
ltar题目链接这题比赛时做复杂了，还用了前后缀和，看了大佬的代码感觉奇妙无比，首先可以统计所有RRR的数量numnumnum，这些RRR
旺 崽
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2020-08-10 10:59
思维
字符串
AtCoder
Qsys system 设计指南（Qsys system design tutorial）---概述
最终系统包含如下组件：■基于NIOSII/e的处理器子系统（包含
Altera
完整的设计套件）■SDRAM控制器（带
Altera
完整的设计套件）■伪随机二进制序列（PRBS）码型发生器和
weixin_30932215
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2020-08-10 02:40
台积电5nm制程紧俏，遭苹果高通AMD等8名客户疯抢
810°é°§5nm¨é§éèééAMDè±èè§è±°¤§é
Altera
·°§è訤è5nm¨é±A14A14X¨¤¨MacBook¨èè°èéè·°§4è4.55nm¨§èè訤é¤è¤ééSDM875
TechWeb
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2020-08-10 00:00
使用MegaCore-plug-in manager时对工程进行综合仿真，但是会弹出Error: Can't generate netlist output files because the fil...
Can'tgeneratenetlistoutputfilesbecausethefile""isanOpenCorePlustime-limitedfile查遍了QuartusII的help也没有找到答案，于是到了http://www.
altera
.com
alexstone2014
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2020-08-09 19:33
FPGA下载电路设置 AS 和JATG
altera
FPGA芯片支持JTAG在线下载方式和AS下载方式。JTAG下载方式，程序之际烧写到FPGA芯片，JTAG下载完成后直接运行。AS下载方式，可以执行代码直接烧写到FPGA配置芯片。
weixin_33949359
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2020-08-09 14:54
FPGA的JTAG口很脆弱？
上网百度了一下，结果发下了下面的结论，原文如下：根据
ALTERA
官方FAE（现场应用工程师）的
weixin_33895016
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2020-08-09 14:42
小心FPGA的JTAG口(上电和下电顺序)
同志们，根据
ALTERA
官方FAE（现场应用工程师）的强烈建议，请注意不要随意带电插拔你的JTAG下载接口，否则会损坏FPGA芯片的JTAG口信号管脚。
viphzvip
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2020-08-09 13:52
FPGA
关于quartus ii直接调用modelsim仿真
直接进行rtl仿真会收到这样的报错信息connotlaunththemodelsim-
altera
softwarrebecauseyoudidnotspecifythepathtotheexecutablesofthemodelsim-
altera
softwarre
zhengdahaixiansheng
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2020-08-09 04:07
quartus
modelsim
【FPGA学习笔记】PLL IP核的使用
FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，因此学习
Altera
PLLIP
米多奇米饼
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2020-08-09 03:41
FPGA
特权同学海量fpga入门进阶资料教程
或与电子海量FPGA学习资料腾讯链接：https://share.weiyun.com/56isT4A01_BJ-EPM240_
Altera
开发板资料共享腾讯链接：https://share.weiyun.com
Nuoson聪
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2020-08-09 02:23
fpga
FPGA - 认识FPGA
Altera
（被Intel收购），开发平台Quartus下图是A
weixin_33713503
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2020-08-09 00:03
FPGA各大厂商，不可不知
三大FPGA（Field－ProgrammableGateArray）厂商的收购关闭案：
Altera
（阿
weixin_30576827
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2020-08-08 23:57
VHDL语言Process
FPGA编程,VHDL语言,芯片
ALTERA
CycloneEP1C60240C8,UP3-1C6实验板,QuartusII.VHDL语言中一般定义一个Entity,Entity中定义引脚之类的与其他模块交互的接口
tonywjd
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2020-08-08 22:31
嵌入式
FPGA未使用管脚配置（Quartus）
实验：使用FPGA开发板（
ALTERA
）进行LED灯实验目标：实现一个与门，两个按键任意一个按键按下，LED灯亮现象：开发板上未配置的LED微亮原因：发现其他未使用的管脚没有配置，默认配置为了弱上拉解决方案
itheta
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2020-08-08 18:41
FPGA
ALTERA
主流FPGA产品介绍与命名规则
主流FPGA产品介绍与命名规则
Altera
的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；还有一种侧重于高性能应用，容量大，
lijun_nuist
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2020-08-08 17:36
CPLD/FPGA
FPGA(VHDL)语音识别
在
Altera
DE0上使用MATLAB和VHDL的简单语音识别系统。介绍该项目是一个试验，目的是在低端和教育性FPGA（如
Altera
DE0）上开发简单的语音识别引擎。
国外课栈
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2020-08-08 16:14
编程
电子
FPGA
VHDL
语音识别
fifo 以及几个信号的理解
Altera
providesFIFOfunctionsthroughtheparameterizablesingle-clockFIFO(SCFIFO)anddual-clockFIFO(DCFIFO)
庆田
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2020-08-08 16:07
FPGA
matlab r2012a下载及更新摘要
该版本中新引进了HDLCoder，可以从MATLAB或Simulink生成HDL代码，用于FPGA或ASIC上的原型设计和实现；此外，也发布了HDLVerifier，用来取代EDASimulatorLink并增加
Altera
FPGA
iteye_14608
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2020-08-08 16:59
每天一点FPGA——入门篇（了解FPGA）
FPGA主芯片FPGA主芯片采用
Altera
公司CycloneIV系列低功耗低成本FPGA器件EP4CE10F17C8N，该器件拥有10K的逻辑单元，两个独立锁相环，180个用户IO管脚，423936bit
wzp年轻人
·
2020-08-08 14:44
嵌入式
【FPGA学习笔记】SignalTap II软件的使用
一、SignalTapII软件简介SignalTapII是第二代系统级调试工具，它集成在
Altera
公司提供的FPGA开发工具QuartusII软件中，可以捕获和显示实时信号，是一款功能强大且极具实用性的
米多奇米饼
·
2020-08-07 22:36
FPGA
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