E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
FPGA历险记
FPGA
工程师成长路线(持续更新ing,欢迎补充)
一、开发能力1、
FPGA
基础知识(1)数电基础知识逻辑门锁存器触发器进制码制状态机竞争与冒险verilog语法(2)
FPGA
片上资源可配置逻辑块嵌入式块RAM时钟管理资源可编程输入输出单元(IOB)丰富的布线资源底层内嵌功能单元
白开水不甜
·
2024-08-25 03:05
fpga开发
AD7606芯片驱动-
FPGA
实现
介绍本次
FPGA
使用的是8通道串行采样模式,设计中所用到的AD7606引脚说明如下:名称定义CONVST同步采集转换开始信号BUSYADC忙碌状态信号RD/SCLK采样/寄存器工作时钟CS片选使能DOUTA
热爱学习地派大星
·
2024-08-23 20:23
fpga开发
嵌入式硬件
fpga
mcu
单片机
fpga
图像处理实战-图像腐蚀
图像腐蚀图像腐蚀(Erosion)是一种常用的形态学操作,主要用于消除图像中的小白噪声、分离相连的物体或缩小前景对象。腐蚀操作通常在二值图像(黑白图像)上进行,但也可以应用于灰度图像。图像腐蚀的基本原理图像腐蚀的基本思想是将一个结构元素(也称为核)在图像上进行滑动,并对其覆盖的区域进行操作。对于二值图像,腐蚀操作会使前景(通常是白色像素,值为1)中的像素在结构元素覆盖范围内,如果结构元素的所有像素
梦梦梦梦子~
·
2024-08-23 08:11
OV5640+图像处理
图像处理
计算机视觉
人工智能
fpga
图像处理实战-垂直镜像(二)
FPGA
实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2018:47:24//DesignName://ModuleName
梦梦梦梦子~
·
2024-08-23 08:41
OV5640+图像处理
fpga开发
fpga
图像处理实战-对角镜像
FPGA
实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2120:08:47//DesignName://ModuleName
梦梦梦梦子~
·
2024-08-23 08:41
OV5640+图像处理
fpga开发
fpga
图像处理实战-YCBCR转RGB
128G=Y-0.344*(U-128)-0.714*(V-128)=Y-0.344*CB-0.714*CR+1.058*128B=Y+1.772*(U-128)=Y+1.772*CB-1.772*128
FPGA
梦梦梦梦子~
·
2024-08-23 08:41
OV5640+图像处理
图像处理
人工智能
数字IC/
FPGA
中有符号数的处理探究
做秋招笔试题时不出意外地又发现了知识盲区,特此学习记录。1.前提说明有符号数无非分为两种:正数和负数,其中正数的符号位是0,不会引起歧义,负数的符号为1,采用的是补码表示。此处复习一下补码的知识:对正数而言原码反码补码一致,负数则有区别,要掌握将熟知的十进制负数转化成补码的形式表示,反之亦然。1.1根据补码计算实际值转化规则为:如果符号位(最高位)是0,那么这个数是非负数,补码和实际值相同。如果符
-interface
·
2024-08-22 16:05
数字IC
fpga开发
阿里云服务器X86计算、Arm计算、GPU/
FPGA
/ASIC、弹性裸金属服务器、高性能计算架构区别
在我们选购阿里云服务器的时候,云服务器架构有X86计算、ARM计算、GPU/
FPGA
/ASIC、弹性裸金属服务器、高性能计算可选,有的用户并不清楚他们之间有何区别,本文主要简单介绍下不同类型的云服务器有何不同
阿里云最新优惠和活动汇总
·
2024-08-22 16:13
PCIE-Precode
[
FPGA
实现及PCIeIP核知识点]PCIe为什么要增加Precoding?-
FPGA
常见问题论坛-
FPGA
CPLD-ChipDebug一旦打开就持续到下次recovery.rc
+徐火火+
·
2024-08-22 13:13
PCIE
fpga开发
FPGA
经验分享——时序收敛之路
FPGA
经验分享——时序收敛之路2017-04-0113:021132人阅读评论(0)收藏举报分类:
FPGA
研究(42)
FPGA
之时序分析(2)首先感谢coyoo博主一直以来在EDN上分享他的经验,也感谢他这次慷慨拿出新作与我们分享
清风飞扬go
·
2024-08-22 06:31
基于
FPGA
的UDP协议栈设计第二章_IP层设计
文章目录前言:IP层报文解析一、IP_TX模块一、IP_RX模块总结前言:IP层报文解析参考:https://blog.csdn.net/Mary19920410/article/details/59035804版本:IP协议的版本,4bit,IPV4-0100,IPV6-0110首部长度:IP报头的长度。固定部分的长度(20字节,5个32bit,一般就填5)和可变部分的长度之和。4bit。最大为
顺子学不会FPGA
·
2024-03-26 19:38
UDP协议栈设计
udp
tcp/ip
网络
fpga开发
【vivado】
fpga
时钟信号引入
FPGA
的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xilinx
fpga
的外部时钟引入规则。
刘小适
·
2024-03-16 12:18
日拱一卒
Xilinx
SoC
FPGA
fpga开发
FPGA
常用通信协议 —UART(二)---UART接收
一、信号说明因为是接收端,所以输入的是RX,发送端一次发8位串行数据,在本模块中,要接收这8位数据并转换为并行数据,因为最终要实现数据的回环,这8位并行数据会在下一个模块中被转换为串行数据再发出去,需要一个数据有效信号,当它拉高时表示八位数据接收完成,可以进行并串转换并发送了。时钟采用50Mhz,下面是信号列表reg1,reg2,reg3rx打拍后的信号work_en拉高表示正在接收信号bote_
毛豆仙人
·
2024-03-15 00:54
fpga开发
FPGA
-AXI4总线介绍
下一节:AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。AXI4-Lite:轻量级的地址映射传输。AXI4-Stream:无地址映射,允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号(代表写地址控制信号等)AWID:写地址IDAWADDR:写地址,一次突发传输的起始地址AWLE
北纬二六
·
2024-03-11 22:10
AXI协议学习
fpga开发
FPGA
_AXI4总线
转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么?AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0,发布于2003年。当前的最新的版本发布于2010年。AXI4:主要面向高性能地址映射通信的需求;AXI4-Lite:是一个简单地吞吐量地址映射性通信总线;AX
neufeifatonju
·
2024-03-11 22:09
FPGA
AXI4
如何成为
fpga
工程师
FPGA
的应用领域非常的广,尤其再人工智能,大数据,云计算等等方向非常吃香。
宸极FPGA_IC
·
2024-03-09 04:29
fpga开发
fpga
硬件工程
嵌入式硬件
【EDA概述】
文章目录前言一、EAD技术的发展二、
FPGA
和CPLD有什么区别三、
FPGA
应用?
Winner1300
·
2024-03-06 18:42
EDA
fpga开发
(六部曲)物品
历险记
#5——摆脱捉精队
前情回顾:“众物猴”逃走了。“总算摆脱那个该死的机器人了。”老硬币发出一声感叹。“我们终于逃到了笠域北城,安宁了。”“虽然我们摆脱了捉精队,但也要找一个基地吧?”小磁铁说。“我们要找一处偏僻的,隐蔽的地方安定。前面那个没人要的破房子就很不错。”安定以后,小磁铁想起它们的使命,也想起了铁制手电筒被扔出窗外的那一个瞬间:“难到我们要一直飘泊在世上么?”但是没办法,“众物猴”只能一直躲避捉精队。小磁铁克
井江岳
·
2024-03-05 12:50
Vue 3.4 - 详细发布说明
欢迎关注微信公众号:前端
历险记
Vue.js,作为一个流行的前端框架,以其响应式数据绑定和灵活的组件系统而闻名。
大鱼前端
·
2024-03-03 07:25
前端
Vue 3.4 - 详细发布说明
欢迎关注微信公众号:前端
历险记
Vue.js,作为一个流行的前端框架,以其响应式数据绑定和灵活的组件系统而闻名。
·
2024-03-03 01:33
前端
#
FPGA
(基础知识)
1.IDE:QuartusII2.设备:CycloneIIEP2C8Q208C8N3.实验:正点原子-verilog基础知识4.时序图:5.步骤6.代码:
GrassFishStudio
·
2024-03-01 15:28
fpga开发
刘秀河北
历险记
,及估值上了天的天使第一轮融资
刘秀的河北之旅,一开始是很顺利的。钦差到访,这个钦差虽然不吃拿卡要,给随从带来不了什么现实利益,但所到之处,受到杨超越妹妹一般的追捧,随从们面上也有光。相比现实利益,刘秀日益增长的声望,是回报率很高的期权。但刘秀的这些随从,素质也参差不齐。冯异、邓禹、姚期们,当然很忠诚可靠,但冯异、邓禹、姚期、王霸们的随从,作为随从的随从,对刘秀的忠诚度就经不起考验。成分上,这些随从的随从,本质上是豪强家奴,和推
不明山人
·
2024-03-01 13:59
《主播
历险记
》129章 骑导弹的人与兽
老国王对导弹基地的工作人员说道:“轰炸全城。”艾娜说道:“国王陛下,大玉八公主是罪魁祸首,一切危险都来源于她,集中力量把它除去就行。”老国王问道:“大玉八公主常出现在城的哪个位置?”娃娃头孔雀说道:“大玉八公主,常在两个地方,一个是议事厅,一个是兵营。”老国王问娃娃头孔雀道:“请孔雀小超人指出要攻击的这两个目标。”娃娃头孔雀拿起旁边的一根长杆,一一指点出来。四个工作人员立刻锁定目标,一颗十米高的导
宇宙之上欢乐园
·
2024-02-27 18:08
野游队
历险记
连载小说(第十章 )
我们离开二号营地的时候,把来回进入木屋的小梯子藏了起来,再把入口用带刺的树枝遮挡起来,这样就可以很放心的继续我们的探险了。“大锋,咱们这次去哪里呢,是不是继续开辟营地吗?”第二天一大早二洋就跑到我家里,嘿嘿的笑着问道。“你猜对了,我们这次要沿着沟林西岸南下,继续开辟营地,我们现在非常需要营地,有了营地就可以很好的休息,作战,玩耍,哈哈哈,怎么样,挺棒的吧!”一想到开辟营地,我精神头倍足。我们在树林
流云余锋
·
2024-02-24 23:18
xilinx
FPGA
除法器IP核(divider)的使用 vivado 2019.1
参考:xilinx
FPGA
除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE
小 阿 飞
·
2024-02-20 21:31
fpga开发
除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,算法转成RegisterTransferLevel(RTL)实现,可综合到Xilinx
FPGA
小小羊羊羊
·
2024-02-20 21:00
除法器
c语言
模拟
xilinx
FPGA
乘法器 除法器 开方 IP核的使用(VHDL&ISE)
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
坚持每天写程序
·
2024-02-20 21:30
xilinx
fpga
ip核使用例程(VHDL)
FPGA
VHDL
ISE
fpga开发
数字信号处理基础----xilinx除法器IP使用
但在一些特殊情况下,希望采用乘除法,这时候在
FPGA
当中就需要专用的IP了。乘除法在
FPGA
当中实现起来是比较困难的一件事情。
black_pigeon
·
2024-02-20 21:27
FPGA数字信号处理
数字信号处理基础
补码
基于
FPGA
的I2C接口控制器(包含单字节和多字节读写)
1、概括 前文对IIC的时序做了详细的讲解,还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位,每次操作后接收方都需要进行应答。主机向从机写入数据后,从机接收数据,需要把总线拉低来告知主机,前面发送的数据已经被接收。主机在读取从机数据后,如果还需要继续读取数据,就要对从机做出应答,否则不应答。 另一个需要注意的是数据在时钟的低电平中间进行赋值,
电路_fpga
·
2024-02-20 12:51
FPGA
FPGA基础模块
fpga开发
【
FPGA
开发】HDMI通信协议解析及
FPGA
实现
本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语:IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
Include everything
·
2024-02-20 12:51
FPGA开发
fpga开发
FPGA
时钟资源与设计方法——IO延迟约束(Vivado)
只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)
FPGA
CWNULT
·
2024-02-20 12:19
fpga开发
Xilinx(AMD) 7系列
FPGA
配置引脚说明
xilinx7系列
FPGA
配置引脚下表详细描述了xilinx7系列
FPGA
所有配置引脚及其功能。
CWNULT
·
2024-02-20 12:19
加载配置篇
fpga开发
【
FPGA
】高云
FPGA
之数字钟实验->HC595驱动数码管
高云
FPGA
之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真
凉开水白菜
·
2024-02-20 12:18
FPGA
fpga开发
高云
嵌入式 系统 开发 - 第一件事 “搭开发环境”
无论是对DSP,
FPGA
,或其他可编程芯片开发都要“搭开发环境”:懒得写太多字,画个图来扯淡吧!看看实际怎么搞的:)这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊,上面的图是一个通用说明。
FOOLCODE
·
2024-02-20 12:42
DSP
数字信号处理芯片应用
FPGA
现场可编程门阵列芯片应用
fpga开发
FPGA
时钟资源与设计方法——时钟抖动(jitter)、时钟偏斜(skew)概念讲解
目录1时钟抖动(clockjitter)2时钟偏斜(clockskew)1时钟抖动(clockjitter)时钟抖动(Jitter):时钟抖动指的是时钟周期的不稳定性,即:时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的,跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通常只能在设计中留有一定的余量。2时钟偏斜(clockskew)时钟偏斜(skew):时钟偏斜指电路中源时钟
CWNULT
·
2024-02-20 12:40
fpga开发
VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+
FPGA
XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的
FPGA
XC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。
hexiaoyan827
·
2024-02-20 08:53
fpga开发
VPX信号处理卡
信号处理
无线电通信领域
固态硬盘存储
CPU,GPU,ASIC和
FPGA
简介
在这个数字时代,了解CPU、GPU、ASIC和
FPGA
之间的区别对于优化整体性能至关重要。
audrey-luo
·
2024-02-20 05:17
服务器
DPU技术的进步:赋予未来创新力量
随着云计算和虚拟化技术的发展,网卡在功能和硬件结构方面也经历了四个阶段,即网卡、智能网卡、基于
FPGA
的DPU和DPUSoC网卡。
audrey-luo
·
2024-02-20 05:47
人工智能
网络
服务器
运维
AIGC
成功的超能力
小时后看《成龙
历险记
》,特想拥有里面符咒的超能力,12种符咒对应12生肖:子鼠:赋予无题以生命;丑牛:力大无穷;寅虎:阴阳分类(分善恶);峁兔:速度,超音速;辰龙:爆破,破坏力;巳蛇:隐身;午马:治疗百病
石浩11
·
2024-02-20 04:51
小杰深圳
历险记
:深圳篇-第九十四章 面试
等了几天,老同事发来消息,让小杰下午去面试,小杰收到消息后,回了一个知道了,然后就开始继续进行复习了。在紧张的复习当中,面试的时间很快到来,当天,小杰早早的就起了床,然后吃了早餐后,就继续进行复习,一直到中午12点多,小杰去吃了一个午饭后,就准备前往面试的公司进行面试。小杰先是去打印店将简历打印了出来,然后就打了个车,前往了面试的公司,到了面试的公司,小杰先是在楼下抽了一根烟,然后才走了进去。进去
九叶独空
·
2024-02-20 04:08
FPGA
芯片定义及结构分析
点击蓝字关注我们关注、星标公众号,精彩内容每日送达来源:网络素材ai芯片技术架构有哪些?AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构:GPU(图形处理器)架构:GPU最初是用于图形渲染和游戏处理的,但由于其高度并行的特性,逐渐被应用于深度学习计算。GPU架构采用多个计算单元(CUDA核心)进行并行计算,能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
Hack电子
·
2024-02-20 00:43
人工智能
架构
fpga开发
手把手教你实现pynq-z2条形码识别
我是雪天鱼,一名
FPGA
爱好者,研究方向是
FPGA
架构探索和SOC设计。关注公众号【集成电路设计教程】,拉你进“IC设计交流群”。
雪天鱼
·
2024-02-19 23:55
迷雾森林
历险记
第十四章麦克和布莱克走着走着,碰见了几只小松鼠,松鼠嘴巴里有一封信,麦克拿了过来,打开了信封,里面写着:你们好,我是总司令,走到这里,你们已经很不容易了。不过出口离你们很远很远,想要找到出口,你们必须找到另外一封信,里面会写着如何找到出口,祝你们旅途愉快!你们好,我是总司令,走到这里,你们已经很不容易了。不过出口离你们很远很远,想要找到出口,你们必须找到另外一封信,里面会写着如何找到出口,祝你们旅
齐异初
·
2024-02-19 22:34
【经验】STM32的一些细节
我的设计本意是:使用定时器T3以100us的周期来定时发送命令给
FPGA
。由于编码器出结果的最长时间为51us。因此,希望PWM中断要滞后于T3约60us。
梓德原
·
2024-02-19 20:50
fpga开发
单片机
stm32
物联网
嵌入式硬件
FPGA
中一些基本概念原理的区分
一、wire型变量与reg变量在Verilog中,wire和reg是两种不同类型的变量,它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接,类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值,它们只能通过连续赋值“assign”语句连接到其他信号,1.2reg变量它主要用于表示时序逻辑中的寄
长安er
·
2024-02-19 19:37
fpga开发
AMD
FPGA
设计优化宝典笔记(5)低频全局复位与高扇出
亚军老师的这本书《AMD
FPGA
设计优化宝典》,他主要讲了两个东西:第一个东西是代码的良好风格;第二个是设计收敛等的本质。
徐丹FPGA之路
·
2024-02-19 19:36
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(11)
平时在
FPGA
群聊等积累的
FPGA
知识点,第11期:51可以把dcp文件封装到自己ip里吗?解释:不可以52fifo的异步复位要做异步复位同步释放吗?
徐丹FPGA之路
·
2024-02-19 19:06
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(6)
平时在
FPGA
群聊等积累的
FPGA
知识点,第六期:1万兆网接口,发三十万包,会出现掉几包的情况,为什么?原因:没做时钟约束,万兆网接口的实现,本质上都是高速serdes,用IP的话,IP会自带约束。
徐丹FPGA之路
·
2024-02-19 19:05
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(8)
平时在
FPGA
群聊等积累的
FPGA
知识点,第八期:21FFTIP核有遇到过FFTIP核测量频率不准确的问题吗?大部分情况下都是准的,偶尔偏差比较大,IP核输入的数据用matlab计算出的频率是对的。
徐丹FPGA之路
·
2024-02-19 19:05
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(9)
平时在
FPGA
群聊等积累的
FPGA
知识点,第9期:31ldpc的license是什么?
徐丹FPGA之路
·
2024-02-19 19:05
FPGA
fpga开发
笔记
上一页
1
2
3
4
5
6
7
8
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他