FPGA学习日记

FPGA-AXI4总线介绍

下一节：AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种：AXI4:是面向高性能传输且带有存储地址映射的，最大允许256次数据突发传输。AXI4-Lite：轻量级的地址映射传输。AXI4-Stream：无地址映射，允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号（代表写地址控制信号等）AWID:写地址IDAWADDR:写地址，一次突发传输的起始地址AWLE
北纬二六·2024-03-11 22:10

FPGA_AXI4总线

转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么？AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。AXI4：主要面向高性能地址映射通信的需求；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；AX
neufeifatonju·2024-03-11 22:09

如何成为fpga工程师

FPGA的应用领域非常的广，尤其再人工智能，大数据，云计算等等方向非常吃香。
宸极FPGA_IC·2024-03-09 04:29

【EDA概述】

文章目录前言一、EAD技术的发展二、FPGA和CPLD有什么区别三、FPGA应用？
Winner1300·2024-03-06 18:42

#FPGA（基础知识）

1.IDE:QuartusII2.设备：CycloneIIEP2C8Q208C8N3.实验：正点原子-verilog基础知识4.时序图：5.步骤6.代码：
GrassFishStudio·2024-03-01 15:28

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

参考：xilinxFPGA除法器ip核（divider）的使用（VHDL&Vivado）_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型，跟ISE
小 阿 飞·2024-02-20 21:31

除法器 c语言 模拟,用Vivado-HLS实现低latency除法器

XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范，算法转成RegisterTransferLevel(RTL)实现，可综合到XilinxFPGA
小小羊羊羊·2024-02-20 21:00

xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）

目录一、乘法器ip核1.新建工程之后建一个ip核文件：2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的第二种情况：这个是加了ce和sclr的第三种情况：这个是不加使能的乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位二、除法器
坚持每天写程序·2024-02-20 21:30

数字信号处理基础----xilinx除法器IP使用

但在一些特殊情况下，希望采用乘除法，这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。
black_pigeon·2024-02-20 21:27

【江湖说️学习日记89决策理论】

【江湖说️学习日记89决策理论】[打卡宝宝]：嘿黑~[打卡日期]：2019/02/28[累计坚持]：这是我坚持学习的第89天️[学习内容]：决策理论：如何做出好的决策[学习笔记]：️一、概念：研究人员曾经做过一次调查
栗小蒙·2024-02-20 18:41

学习笔记—独立的损益表

【优胜行动派️❤学习日记】[打卡宝宝]：张雪[打卡日期]：2019/2/21[累计坚持]：这是我坚持学习的第125天[学习内容]：5分钟商学院·独立的损益表[学习笔记]：讲了很久从员工到经理，其最核心的转变
凡小姐_ba36·2024-02-20 14:52

基于FPGA的I2C接口控制器（包含单字节和多字节读写）

1、概括  前文对IIC的时序做了详细的讲解，还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位，每次操作后接收方都需要进行应答。主机向从机写入数据后，从机接收数据，需要把总线拉低来告知主机，前面发送的数据已经被接收。主机在读取从机数据后，如果还需要继续读取数据，就要对从机做出应答，否则不应答。  另一个需要注意的是数据在时钟的低电平中间进行赋值，
电路_fpga·2024-02-20 12:51

【FPGA开发】HDMI通信协议解析及FPGA实现

本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语：IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
Include everything·2024-02-20 12:51

FPGA时钟资源与设计方法——IO延迟约束（Vivado）

只能分析内部的时序信息，对于外部的时序信息Vivado无法提供，在设计中要精确建模外部时序信息，必须为输入和输出端口提供输入输出延迟信息，而I/O延迟约束就是告知XilinxVivado集成设计环境（IDE）FPGA
CWNULT·2024-02-20 12:19

Xilinx（AMD） 7系列FPGA配置引脚说明

xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。
CWNULT·2024-02-20 12:19

【FPGA】高云FPGA之数字钟实验-＞HC595驱动数码管

高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真
凉开水白菜·2024-02-20 12:18

嵌入式 系统 开发 - 第一件事 “搭开发环境”

无论是对DSP，FPGA，或其他可编程芯片开发都要“搭开发环境”：懒得写太多字，画个图来扯淡吧！看看实际怎么搞的：）这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊，上面的图是一个通用说明。
FOOLCODE·2024-02-20 12:42

FPGA时钟资源与设计方法——时钟抖动（jitter）、时钟偏斜(skew)概念讲解

目录1时钟抖动（clockjitter）2时钟偏斜（clockskew）1时钟抖动（clockjitter）时钟抖动（Jitter）：时钟抖动指的是时钟周期的不稳定性，即：时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的，跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通常只能在设计中留有一定的余量。2时钟偏斜（clockskew）时钟偏斜（skew）：时钟偏斜指电路中源时钟
CWNULT·2024-02-20 12:40

VPX信号处理卡设计原理图：9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信

板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器，Xilinx的AritexXC7A200T作为辅助处理器。
hexiaoyan827·2024-02-20 08:53

Kotlin学习日记-控制流程

1.条件与循环1.1If表达式在Kotlin中，if是一个表达式：它会返回一个值。因此就不需要三元运算符（条件?然后:否则），因为普通的if就能胜任这个角色varmax=aif(ab){max=a}else{max=b}//作为表达式valmax=if(a>b)aelseb如果您将if其用作表达式，例如，用于返回其值或将其分配给变量，则else分支是强制性的。1.2When表达式when定义具有多
浩辉-Hy·2024-02-20 08:48

2019-08-02

【行动派️学习日记】[打卡宝宝]：王燕[打卡日期]：2019/8/2[学习内容]：道德经说什么[学习笔记]：第三十七章，“侯王若能守之，万物将自化。”化，顺理成章。
meng7277·2024-02-20 07:28

CPU，GPU，ASIC和FPGA简介

在这个数字时代，了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。
audrey-luo·2024-02-20 05:17

DPU技术的进步：赋予未来创新力量

随着云计算和虚拟化技术的发展，网卡在功能和硬件结构方面也经历了四个阶段，即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。
audrey-luo·2024-02-20 05:47

【Unity学习日记03】数据持久化

目录1概念2PlayerPrefs2.1概念2.2操作1存储2读取3删除2.3Windows存储位置2.4优缺点分析2.5自定义类的存储3JSON3.1概念3.2JsonUtility1JsonUtility.ToJson2JsonUtility.FromJson3JsonUtility.FromJsonOverwrite3.3支持/不支持Unity序列化1字段2类3.4基于Json的简易存档系统
manqi_·2024-02-20 03:19

FPGA芯片定义及结构分析

点击蓝字关注我们关注、星标公众号，精彩内容每日送达来源：网络素材ai芯片技术架构有哪些？AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构：GPU（图形处理器）架构：GPU最初是用于图形渲染和游戏处理的，但由于其高度并行的特性，逐渐被应用于深度学习计算。GPU架构采用多个计算单元（CUDA核心）进行并行计算，能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
Hack电子·2024-02-20 00:43

手把手教你实现pynq-z2条形码识别

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和SOC设计。关注公众号【集成电路设计教程】，拉你进“IC设计交流群”。
雪天鱼·2024-02-19 23:55

思维导图：听书稿撰写的关键本领

【9.5学习日记】【你的昵称】6-8-飞龙【你最深刻的感悟与收获】01观看了今天的课程，顿然醒悟从课中我收获了听书稿写作的关键——提炼书中核心内容，撰写听书稿的写作提纲及思维导图。
贵龙讲学习·2024-02-19 21:44

【经验】STM32的一些细节

我的设计本意是：使用定时器T3以100us的周期来定时发送命令给FPGA。由于编码器出结果的最长时间为51us。因此，希望PWM中断要滞后于T3约60us。
梓德原·2024-02-19 20:50

FPGA中一些基本概念原理的区分

一、wire型变量与reg变量在Verilog中，wire和reg是两种不同类型的变量，它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接，类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值，它们只能通过连续赋值“assign”语句连接到其他信号，1.2reg变量它主要用于表示时序逻辑中的寄
长安er·2024-02-19 19:37

AMD FPGA设计优化宝典笔记（5）低频全局复位与高扇出

亚军老师的这本书《AMDFPGA设计优化宝典》，他主要讲了两个东西：第一个东西是代码的良好风格；第二个是设计收敛等的本质。
徐丹FPGA之路·2024-02-19 19:36

平时积累的FPGA知识点（11）

平时在FPGA群聊等积累的FPGA知识点，第11期：51可以把dcp文件封装到自己ip里吗？解释：不可以52fifo的异步复位要做异步复位同步释放吗？
徐丹FPGA之路·2024-02-19 19:06

平时积累的FPGA知识点（6）

平时在FPGA群聊等积累的FPGA知识点，第六期：1万兆网接口，发三十万包，会出现掉几包的情况，为什么？原因：没做时钟约束，万兆网接口的实现，本质上都是高速serdes，用IP的话，IP会自带约束。
徐丹FPGA之路·2024-02-19 19:05

平时积累的FPGA知识点（8）

平时在FPGA群聊等积累的FPGA知识点，第八期：21FFTIP核有遇到过FFTIP核测量频率不准确的问题吗？大部分情况下都是准的，偶尔偏差比较大，IP核输入的数据用matlab计算出的频率是对的。
徐丹FPGA之路·2024-02-19 19:05

平时积累的FPGA知识点（9）

平时在FPGA群聊等积累的FPGA知识点，第9期：31ldpc的license是什么？
徐丹FPGA之路·2024-02-19 19:05

基于飞腾ARM+FPGA国产化计算模块联合解决方案

联合解决方案概述随着特殊领域电子信息系统对自主创新需求的日益提升，需不断开展国产抗恶劣环境计算整机及模块产品的研制和升级。特殊领域电子信息系统的自主创新，是指依靠自身技术手段和安全机制，实现信息系统从硬件到软件的自主研发设计、生产、升级、维护的全程可控，其中特殊领域抗恶劣环境计算模块产品的自主创新是其中的重要组成部分。抗恶劣环境计算模块产品的自主研制，不仅要求处理器子系统的自主创新，还要求外围接口
深圳信迈科技DSP+ARM+FPGA·2024-02-19 19:34

FPGA转行ISP的探索之一：行业概览

ISP的行业位置最近看到一个分析，说FPGA的从业者将来转向ISP（ImageSignalProcess图像信号处理）是个不错的选择，可以适应智能汽车、AI等领域。
徐丹FPGA之路·2024-02-19 19:32

FPGA转行ISP的探索之二：技术路线和概念

ISP领域的概念1相机方面的概念1）DENOISE，图像去噪图像噪声按噪声与信号的关系可分为加性噪声和乘性噪声；按照产生原因可分为外部噪声和内部噪声；按照统计特性可分为平稳噪声和非平稳噪声；平稳噪声基于统计后的概率密度函数又可以分为：高斯噪声、泊松噪声、脉冲噪声、瑞利噪声。图像去噪的算法一般是滤波，比如空域滤波，变换域滤波，机器学习方法等，经常是用OpenCV的代码来写。2）CONTRAST，对比
徐丹FPGA之路·2024-02-19 19:32

基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1ECG信号的特点与噪声4.2FPGA在ECG信号处理中的应用4.3ECG信号滤波原理4.4心率计算原理4.5FPGA在
简简单单做算法·2024-02-19 19:07

学习日记

学习日记是指一个为学习而记录的合集，为学习而写，而不是为展示学习而写。写学习日记的原因：提升精神健康，提高自信，提高思维能力，提高交流和写作技能，提升社会情感技能，其他。
conquer_jhf·2024-02-19 18:19

MySQL学习日记（九）-备份

MySQL服务实例运行期间，意外的停电，硬盘损坏，还有一些误操作、服务器宕机等情况。这个时候如何确保数据库能够最大程度地恢复到'正确'的状态呢？对于数据库管理人员来说，防止数据丢失最简单的方法就是：对原始数据定期进行备份，创建数据副本。但数据与预期发生不一致情况，然后使用备份的数据恢复数据。对于MySQL来说，创建数据副本的常用方法有三种创建数据副本的方法1、数据备份：由MySQL日志系统前一篇博
garvin·2024-02-19 17:53

fpga与lvds

低压差分信号LVDS(LowVoltageDifferentialSigna1)是由ANSI／TIA／EIA-644—1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1．4Gb／s)、低功耗及低电磁辐射的特性，是在铜介质上实现千兆位级高速通信的优选方案；可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率显示等等，也可用于通用通信系统的设计。BLVDS(BusLVDS)是LV
fpga和matlab·2024-02-19 13:37

Xilinx fpga实现LVDS高速ADC接口

FPGA的selecteIO非常强大，支持各种IO接口标准，电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。
Hack电子·2024-02-19 13:05

LVDS高速ADC接口， xilinx FPGA实现

FPGA的selecteIO非常强大，支持各种IO接口标准，电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。
Hack电子·2024-02-19 13:05

FPGA 高速接口（LVDS）

目前FPGA开发板资料中涉及LVDS通信的方案并不多，但是LVDS实际上有大量的应用，特别是在高速ADC,高分辨率摄像头，液晶屏显示技术等应用领域。所以掌握
LEEE@FPGA·2024-02-19 13:01

通过eeprom验证FPGA实现的单字节/页读写IIC接口时序

1、概括  前文设计基于FPGA的IIC接口模块，本文将使用eeprom来验证该模块的设计。
电路_fpga·2024-02-19 10:00

FPGA中的模块调用与例化

半加器模块2.2全加器模块三、参数定义关键词与整数型寄存器3.1参数定义关键词parameter3.2局部参数定义关键词localparam3.3整数型寄存器integer四、总结一、模块调用与实例化在FPGA
长安er·2024-02-19 10:45

FPGA之移位寄存器

SLICEM中的LUT可以配置为32位移位寄存器,而无需使用slice中可用的触发器。以这种方式使用,每个LUT可以将串行数据延迟1到32个时钟周期。移入D（DI1LUT引脚）和移出Q31（MC31LUT引脚）线路将LUT级联，以形成更大的移位寄存器。因此，SLICEM中的四个LUT被级联以产生高达128个时钟周期的延迟。32位移位寄存器调用原语：SRLC32E#（.INIT(32h0000000
行者..................·2024-02-19 10:12

06 分频器设计

分频器简介实现分频一般有两种方法，一种方法是直接使用PLL进行分频，比如在FPGA或者ASIC设计中，都可以直接使用PLL进行分频。
lf282481431·2024-02-19 10:41

Linux 下玩《原神》等游戏怎样查看实时帧率等信息

（首发地址：学习日记Linux下玩《原神》等游戏怎样查看实时帧率等信息-学习日记）《原神》游戏是不能实时显示帧率的，这里以国产系统Deepin20.9为例，分享一个Linux下的软件MangoHud，用于在游戏中实时显示帧率
learndiary·2024-02-19 10:11

FPGA行业会议与展会的调研

调研FPGA的行业、产业的会议、展会、峰会、论坛等，针对全行业的、规模大的比较少，只有一个是FPGA生态峰会，它属于深圳国际电子展（ELEXCON）2022下面的一个论坛：“嵌入式与AIoT产业论坛”之下的
徐丹FPGA之路·2024-02-19 10:07
上一页 1 2 3 4 5 6 7 8 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他