FPGA数字通信

设计Xnorgate FPGA同或门

设计XnorgateFPGA同或门同或门是一种基本的逻辑门电路，它的输出与输入相反当且仅当所有输入都相同。在这篇文章中，我们将会介绍如何使用FPGA实现Xnorgate同或门电路。
CodeWG·2025-01-21 20:30

FPGA工程师有哪些？（设计、验证与应用）

随着FPGA技术的发展和应用领域的拓展，FPGA工程师的岗位也越来越细分。FPGA产业链涉及多个环节，每个环节都需要不同类型的工程师协同工作。
博览鸿蒙·2025-01-21 10:05

FPGA在高速数据采集系统中的应用！！！

FPGA（现场可编程门阵列）在高速数据采集系统中的应用非常广泛，主要得益于其并行处理能力、可编程性和高速接口特性。
FPGA资料库·2025-01-21 05:50

基于DSP+FPGA高速运动控制器设计

基于“PC+运动控制器”结构的开放式机器人运动控制系统能够充分利用PC开放程度高、通用性好、处理能力强等特点以及运动控制器运算速度快、实时性能好、控制能力强等特点，因此得到较快发展，成为目前的研究热点。但目前采用此种结构的开放式机器人运动控制系统中，不管是控制器供应商所提供的运动控制器或者是科研人员自主设计的运动控制器，在通用性、软硬件可重构方面都存在一些问题，影响着机器人运动控制系统的开放性。因
深圳信迈科技DSP+ARM+FPGA·2025-01-21 04:07

FPGA与ASIC：深度解析与职业选择

其中，FPGA（现场可编程门阵列）和ASIC（专用集成电路）是两种重要的芯片类型，经常让初入行者或转行者面临选择难题。本文将深入剖析FPGA与ASIC的区别，帮助读者更好地理解并做出职业规划。
博览鸿蒙·2025-01-20 18:03

Xilinx FPGA全局时钟和第二全局时钟资源的使用方法

“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。
yundanfengqing_nuc·2025-01-19 22:15

FPGA-全局时钟缓冲IBUFG BUFG IBUFGDS ODDR2

学习内容全局时钟缓冲，输入缓冲，输出缓冲开发环境xilinxspartan6、ISE14.7、modelsim10.5写在前面的话当你用ISE14.7时可能会出现如下的报错Thisdesigncontainsaglobalbufferinstance,,drivingthenet,,thatisdrivingthefollowing(first30)non-clockloadpins.Thisde
kelinnn·2025-01-19 22:15

ZYNQ&FPGA 时钟IP核（MMCM PLL）实验

时钟资源简介：7系列的FPGA使用了专用的全局(Global)和区域(Regional)时钟资源来管理和设计不同的时钟需求。
Nadukab·2025-01-19 21:08

FPGA 时钟树缓存布局布线

时钟树缓存布局布线在以下阶段，Vivado布局器确定MMCM/PLL，全局时钟缓存和时钟根的位置，同时遵守物理XDC约束：1.I/O和时钟布局布局器根据连接规则和用户约束布局I/O缓存和MMCM/PLL。布局器将时钟缓存分配给时钟区域，但不分配给单个site位置，除非使用LOC属性进行约束。只有仅驱动非时钟负载的时钟缓存可以基于它们的驱动器和负载的布局移动到该流程中稍后的不同时钟区域。在此阶段的任
cckkppll·2025-01-19 21:06

FPGA时钟域处理

FPGA时钟域处理文章目录FPGA时钟域处理前言一、时钟域的管理1时钟资源二、跨时钟域设计1.1单bit信号跨时钟域1.1.1慢到快1.1.2快到慢1.1.3慢到快1.2多bit（这里指简单的多个控制信号
cycf·2025-01-19 21:05

什么是FPGA开发？

FPGA（Field-ProgrammableGateArray），即现场可编程门阵列，是一种通过编程方式实现特定功能的集成电路。
博览鸿蒙·2025-01-19 07:09

FPGA Verilog 阻塞赋值和非阻塞赋值

阻塞赋值和非阻塞赋值的区别阻塞赋值阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。串行，立即生效。如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。可能会产生意想不到的结果。非阻塞赋值非阻塞赋值（<=），在赋值开始时计算表达式右边的值，在本次仿真周期结束时才更新被赋值变量，即赋值不是立即生效的；非阻塞赋值允许块中其他语句
杭州秃头程序猿·2025-01-18 02:57

简单组合逻辑

对于一个具有2^n个输入和一个输出的多路选择器，有n个选择变量，多路选择器也是FPGA内部的一个基本资源，主要用于内部信号的选通。简单的多路选择器还可以通过级联生成更大的多路选择器。
一条九漏鱼·2025-01-18 02:24

ARM、DSP和FPGA技术浅析

摘要：本文简要的介绍了ARM、DSP和FPGA的区别和发展趋势。
mosquito88881·2025-01-17 12:52

FPGA工程师要有哪些思维习惯？

芯片工程师（包括FPGA工程师）仅仅拥有知识基础和工作技能是不够的。思维方式同样至关重要。正如柏拉图所说，“思维是灵魂的自我谈话”。在FPGA行业，良好的思维习惯对工程师来说尤为重要。
博览鸿蒙·2025-01-17 04:43

零中频接收机探讨

随着信息技术的发展，数字及模拟对信号带宽要求越来越高，传统超外差结构复杂，成本高昂，且带宽增加对带内平坦度带来巨大挑战，大规模数字FPGA的发展，使得采用零中频技术可实现大带宽信号处理，降低硬件成本。
xfaxisss·2025-01-16 21:42

(179)时序收敛---＞(29)时序收敛二九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛二九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:32

(180)时序收敛---＞(30)时序收敛三十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:31

(158)时序收敛---＞(08)时序收敛八

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛八（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(159)时序收敛---＞(09)时序收敛九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(160)时序收敛---＞(10)时序收敛十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(153)时序收敛---＞(03)时序收敛三

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:01

(121)DAC接口---＞(006)基于FPGA实现DAC8811接口

1目录（a）FPGA简介（b）IC简介（c）Verilog简介（d）基于FPGA实现DAC8811接口（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL
FPGA系统设计指南针·2024-09-16 07:01

FPGA复位专题---（3）上电复位？

1目录（a）FPGA简介（b）Verilog简介（c）复位简介（d）上电复位？
FPGA系统设计指南针·2024-09-16 07:31

(182)时序收敛---＞(32)时序收敛三二

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三二（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:29

使用FPGA接收MIPI CSI RX信号并进行去抖动、RGB转YUV处理：FX3014 USB3.0 UVC传输与帧率控制源代码，FPGA实现MIPI CSI RX接收，去Debayer， RGB转

fpgamipicsirx接收去debayer,rgb转yuv,fx3014usb3.0uvc传输与帧率控制源代码，具体架构看图，除dphy物理层外，mipi均为源码sensorimx219mipi源码
kVfINoSzdrt·2024-09-15 19:31

FPGA_mipi

1mipi接口mipi(移动行业处理器接口，是为高速数据传输量身定做的，旨在解决日益增长的高清图像(视频)传输的高带宽要求与传统接口低速率之间的矛盾。采用差分信号传输，在设计时需要按照差分设计的一般规则进行严格的设计。mipi协议提出之际，主要有2个应用，csi(摄像头串行接口)，旨在为高清摄像头和应用处理器之间提供一个高速串行接口，和dsi(显示串行接口)，旨在为应用处理器和显示设备之间提供一个
哈呀_fpga·2024-09-15 19:58

Xilinx 7系列FPGA架构之器件配置（二）

引言：本文我们介绍下7系列FPGA的配置接口，在进行硬件电路图设计时，这也是我们非常关心的内容，本文主要介绍配置模式的选择、配置管脚定义以及如何选择CFGBVS管脚电压及Bank14/15电压。
FPGA技术实战·2024-09-15 15:31

Xilinx 7系列FPGA架构之器件配置（一）

引言：本系列博文描述7系列FPGA配置的技术参考。作为开篇，简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。
FPGA技术实战·2024-09-15 15:01

FPGA器件在线配置方法概述

目录1.配置电路结构和原理2.ICR控制电路软件3.几种常见的FPGA在线配置方法3.1动态部分重配置（PartialReconfiguration,PR）3.2在系统编程（In-SystemProgramming
fpga和matlab·2024-09-15 14:29

quartus频率计 时钟设置_FPGA021 基于QuartusⅡ数字频率计的设计与仿真

摘要随着科技电子领域的发展，可编程逻辑器件，例如CPLD和FPGA的在设计中得到了广泛的应用和普及，FPGA/CPLD的发展使数字设计更加的灵活。
weixin_39876739·2024-09-15 11:28

quartus pin 分配（三）

已打开Quartus软件，导入设计，写好约束下一步，在Quartus软件的菜单栏打开Assignments中的二级菜单PinPlanner打开改界面即可看到选中的fpga型号，管脚图，封装类型等信息。
落雨无风·2024-09-15 11:57

FPGA随记——赛灵思OOC功能

在这里，我们简要介绍一下Vivado的OOC（Out-of-Context）综合的概念。对于顶层设计，Vivado使用自顶向下的全局（Global）综合方式，将顶层之下的所有逻辑模块都进行综合，但是设置为OOC方式的模块除外，它们独立于顶层设计而单独综合。通常，在整个设计周期中，顶层设计会被多次修改并综合。但有些子模块在创建完毕之后不会因为顶层设计的修改而被修改，如IP，它们被设置为OOC综合方式
一口一口吃成大V·2024-09-15 05:18

如何设计实现完成一个FPGA项目

设计并完成一个FPGA项目是一个复杂但非常有价值的工程任务。以下是一个详细的步骤指南，帮助你从零开始完成一个FPGA项目。1.项目定义与需求分析确定项目目标：明确项目要实现的功能和性能指标。
芯作者·2024-09-15 02:53

【无线通信】误差矢量幅度（EVM）

误差矢量幅度(ErrorVectorMagnitude,EVM)是一种用来评估数字通信系统中调制质量的重要指标。
守月满空山雪照窗·2024-09-14 18:54

零配置初始化流程就一直过不去_ZYNQ UltraScale+ MPSoc FPGA自学笔记-启动加载配置...

前言听说最近秋天的第一杯奶茶挺火的，我得赶紧奋发图强写点东西，好赚点赏钱给妹子买奶茶，各位大佬出手大方点，我怕秋天过去了妹子还没喝上奶茶！言归正传，ZYNQUltraScale+MPSoc的配置过程还是挺复杂的，决定写一篇文章来讲一讲，当然我也是初学，如有错讹请轻轻打左脸。一、配置过程Zynq®UltraScale+™MPSoC同时有PS端和PL端，PS又有两种不同的多核处理器可以运行底层代码或者
weixin_40009026·2024-09-14 08:52

FPGA编程指南: CSU DMA传输

1.将安全流开关配置设置为从DMA源接收，即设置csu.csu_sss_cfg[pcap_sss]为0x5。2.配置并设置CSU_DMA以建立通道和传输，具体编程方法可参考CSUDMA编程部分。-通道类型为DMA_SRC。-设置源地址为位流的地址。-设置大小为以字表示的位流大小。3.等待CSUDMA操作完成，确保源频道的传输已完成。4.清除CSU_DMA中断并确认传输完成，这需要设置csudma.
行者..................·2024-09-14 07:18

FPGA案例小程序

FPGA（Field-ProgrammableGateArray，现场可编程门阵列）的应用广泛，因此存在许多不同领域的案例小程序。
BABA8891·2024-09-13 19:34

电源管理芯片4644关键指标及测试方法

工程师可以快速设计出满足FPGA、ASIC和微处理器等多种电压和负载电流要求驱动，ASP4644模块稳压器包括DC/DC控制器、电源开关、电感器和补偿组件，采用BGA封装。
国科安芯·2024-09-13 19:03

FPGA（Field-Programmable Gate Array，现场可编程门阵列）开发入门

FPGA（Field-ProgrammableGateArray，现场可编程门阵列）开发入门是一个系统且深入的过程，涉及到硬件设计、编程语言、开发工具等多个方面。
MAMA6681·2024-09-13 03:16

FPGA 编程基础, 赋值操作符, 运算符使用, 条件表达式, 信号操作方法

1.**赋值符号**：-**"="**：阻塞赋值，即在`always`模块中该语句会被立即执行。-**""**：大于，如果A>B则结果为TRUE，否则为FALSE。-**">="**：大于等于，如果A>=B则结果为TRUE，否则为FALSE。-**"=="**：等于，如果A==B则结果为TRUE，否则为FALSE。-**"!="**：不等于，如果A!=B则结果为TRUE，否则为FALSE。4.**
行者..................·2024-09-13 02:10

zobovision随谈H.265/HEVC编码FPGA实现（一）

zobovision随谈H.265/HEVC编码FPGA实现（一）H.265/HEVC出来已有10年，但市场应用难言巅峰，正如古董级的H.264现在仍然大行其道，H.265的全面应用仍有待市场发酵，至少在硬件产品端应用
zobovision·2024-09-12 10:00

(14)时钟专题---＞(014)行波时钟

1.1.1本节目录1）本节目录2）本节引言3）FPGA简介4）行波时钟5）结束语1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。
宁静致远dream·2024-09-12 08:44

在Xilinx FPGA上快速实现 JESD204B

此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/C
长弓的坚持·2024-09-11 18:05

【【通信协议之MDIO读写的FPGA实现】】

通信协议之MDIO读写的FPGA实现介绍MAC与PHY之间的通信通过了MDIO的接口与PHY芯片的通信则通过MAC（MediaAccessControl）控制器来实现。
ZxsLoves·2024-09-11 18:05

8B10B编解码及FPGA实现

概述在使用ALTERA的高速串行接口时，GXB模块里硬件实现了8B10B编码，用户只是“傻瓜”式的使用，笔者也一直没有弄清楚。网上搜索了一些学习资料，结合参考文献希望能够对其进行消化。另外，ALTERA现在已经提供8B10BIP，用户可以直接使用，不过有时候为了代码可移植性需要自己写代码实现8B10B编解码，笔者希望在这方面也做些实践。8B10B编码概念基本概念网上可以轻易找到答案，简单的说就是将
weixin_34309435·2024-09-11 17:03

FPGA设计中的电源管理(转载）

过去，FPGA设计者主要关心时序和面积使用率问题。
weixin_30632089·2024-09-11 17:32

FPGA原型验证手册：第一章-引言：系统验证的挑战（二）

前言本章将建立一些定义，并概述我们正试图通过基于FPGA的原型设计来克服的挑战。我们将探讨基于soc的系统的复杂性及其在验证过程中所面临的挑战。
TrustZone_Hcoco·2024-09-10 09:53

存储器相关问题

存储器、硬件相关问题FPGA探索者题型总结1.存储器1.1分类ROM只读存储器Read-OnlyMemoryRAM随机存取存储器RandomAccessMemorySRAM静态随机存取存储器StaticRandom-AccessMemoryDRAM
远行者223·2024-09-10 09:53

FPGA时序分析

FPGA时序分析1.1亚稳态FPGA中亚稳态【Tsu建立时间】【Th保持时间】【Tmet决断时间】【recovery恢复时间】【removal移除时间】1.2跨时钟域分析CDC跨时钟域处理及相应的时序约束
远行者223·2024-09-10 09:53
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