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FPGA新手入门
FPGA
是什么及其应用领域
文章目录一、
FPGA
基本概念二、
FPGA
基本结构三、
FPGA
应用领域1.时序控制2.信号采集(处理)3.原型验证、片上系统等目前，在嵌入式系统开发领域，除了单片机、DSP、ARM之外，
FPGA
已经成为热门方向
cjx_csdn
·
2023-08-04 01:16
fpga
嵌入式
FPGA
优质开源模块 - SRIO
本文介绍一个
FPGA
常用模块：SRIO（SerialRapidIO）。SRIO协议是一种高速串行通信协议，在我参与的项目中主要是用于
FPGA
和DSP之间的高速通信。
cjx_csdn
·
2023-08-04 01:14
fpga开发
开源
SRIO
MCU或MPU或
FPGA
等的IO配置中keeper的作用
很多MCU、MPU或
FPGA
中的IO配置都有上拉、下拉、OD配置，但有的也有Keeper这个配置。这个keeper可以称作状态保持器。在IO的输入或输出模式下，都能使能这个模式。
beetleinv
·
2023-08-04 00:20
硬件设计
软件设计
fpga开发
mcu
单片机
FPGA
项目设计：数字时钟
项目要求：设计一个数字时钟，数码管前两位显示小时，数码管中间两位显示分钟，数码管后面两位显示秒。项目设计：系统框架图：计数模块时序图：代码实现：计数模块：/**@Description:用于记数产生时钟*@Author:FuYu*@Date:2023-08-0211:16:46*@LastEditTime:2023-08-0215:23:14*@LastEditors:FuYu*/moduleco
Fu-yu
·
2023-08-03 17:47
fpga开发
FPGA
学习——
FPGA
实现电子时钟
文章目录一、数码管二、CyloneⅣ数码管原理图三、代码实现四、实现效果五、参考资料一、数码管CycloneIV开发板上的数码管一共有6个，我们每次只能选择其中一个显示，怎么解决电子时钟时、分、秒同时显示呢？要实现电子时钟首先要了解什么是余晖效应。 余晖效应一般指视觉暂留。视觉暂留现象即视觉暂停现象（Persistenceofvision，Visualstayingphenomenon，dura
鸡腿堡堡堡堡
·
2023-08-03 13:24
fpga开发
学习
FPGA
学习—通过数码管实现电子秒表模拟
文章目录一、数码管简介二、项目分析三、项目源码及分析四、实现效果五、总结一、数码管简介请参阅博主以前写过的一篇电子时钟模拟，在此不再赘述。https://blog.csdn.net/qq_54347584/article/details/130402287二、项目分析项目说明：本次项目是为了通过数码管实现秒表模拟。其中，六位数码管分别显示秒表的分位，秒位，毫秒位（由于毫秒有三位，在此只取百位和十位
鸡腿堡堡堡堡
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2023-08-03 13:24
fpga开发
学习
SOC
FPGA
之流水灯设计
一、DS-5简介AlteraSocEDS开发套件的核心是Altera版ARMDevelopmentStudio5(DS-5)工具包，为SoC器件提供了完整的嵌入式开发环境、
FPGA
自适应调试和对Altera
STATEABC
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2023-08-03 13:54
fpga开发
FPGA
学习——电子时钟模拟（新）
文章目录一、数码管简介二、C4开发板数码管原理图三、代码实现四、实现效果五、总结博主在之前曾经编写过一篇电子时钟的博客（详情请见此篇博文），但曾经编写的电子时钟，未显示小数点位，同时当时的数码管模块是为了电子时钟而进行修改的，并没有对数码管驱动模块进行模块化处理。而此篇博文的数码管驱动已经进行了模块化处理，十分便于重复使用，在此篇博客之前的电子秒表模拟中，博主已经使用过该数码管驱动模块，因此后文不
鸡腿堡堡堡堡
·
2023-08-03 13:24
fpga开发
学习
Xilinx IP之FIFO读写位宽不同
前言对于
FPGA
设计来说，有时会遇到读写位宽不一致的情况，以前都是例化读写位宽一致的IP核，然后自己用逻辑去解决不一致的情况，其实对于一些常见的读写比例，可以直接例化位宽不一致的FIFO。
燕飞西山
·
2023-08-03 07:28
fpga开发
【ZYNQ】从入门到秃头08
FPGA
片内异步FIFO读写测试实验
文章目录实验原理硬件设计添加FIFOIP核FIFO的端口定义与时序添加PLLIP核添加ILAIP核FIFO测试程序编写Verilogtestbeach结果分析代码分析仿真分析板上验证FIFO是
FPGA
应用当中非常重要的模块
“逛丢一只鞋”
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2023-08-03 07:57
ZYNQ
fpga开发
基于
FPGA
的FIFO读写实验
FIFO简介：data[7:0]:数据输入端口，当wrreq信号为高电平且clok信号为高电平时将data线上的数据写入到FIFO中wrreq：写请求信号，高电平有效rdreq：读请求信号，高电平有效q[7:0]：数据读取端口，当rdreq信号为高电平，且clok信号为高电平时，FIFO将数据放到q数据线上full：写满信号标志位，当FIFO中数据写满时改为置1almost_full：即将写满信号
疾风小白白
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2023-08-03 07:57
FPGA
verilog
fifo
fpga
FPGA
FIFO读写实验
FPGA
fifo读写实验 FIFO：first-in-first-out FIFO一般用于不同时钟域之间的数据传输，也常用来实现不同位宽的接口数据的匹配。
小羊肖恩想
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2023-08-03 07:56
FPGA初级项目
单片机
嵌入式硬件
fpga
FPGA
之FIFO读写数据（发送接收模块，当发送模块检测到FIFO为空时，开始写入数据，当FIFO为满时，读出数据）
1.c创建FIFO的IP核在IPcatalog里面搜索FIFO并双击，保存为my_fifo然后一直点击next读和写的full和empty都要√上，不然后面定义要出错勾选inst文件2.对FIFO进行写入操作3.对FIFO进行读出操作4.顶层文件的编写及rtl结构图5.测试文件的编写6.仿真结果工程文件上传至qq群：868412045
坚持每天写程序
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2023-08-03 07:56
fpga
verilog
FPGA
片内FIFO读写实验
FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能：1）对连续的数据流进行缓存，防止在进机和存储操作时丢失数据；2）数据集中起来进行进栈和存储，可避免频繁的总线操作，减轻CPU的负担；3）允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储
Nadukab
·
2023-08-03 07:25
单片机
嵌入式硬件
fpga
verilog
利用PCItree工具完成上位机与
FPGA
的通信测试
近期在zynq7100芯片上调试PCIe，用到了xdma核，工程设计是将上位机BAR0空间的命令通过xdma核的AXI-Lite接口传输到PS端的Slave接口，然后在PS端解析控制命令。由于查阅了好多资料，没有找到关于PCItree的使用具体说明，在这里记录一下我使用的过程。1.PCItree介绍这个工具可以省去上位机驱动，直接对PCIe的寄存器空间进行读写，对我们在工程调试初期有很大的帮助。这
pang_bo
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2023-08-03 06:08
PCIe
fpga
pcitree
pcie
LabVIEW
FPGA
PCIe开发讲解-7.3节：
FPGA
PCIe DMA总线通信开发过程（3个步骤）
要想开发出一个完整的基于PCIe通信的
FPGA
板卡，需要经历以下3个步骤才能算是完成。
神电测控
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2023-08-03 06:38
labview
fpga
pci-e
嵌入式
编程语言
PCIE上位机用什么工具?
可以了解一下神电测控出器的My
FPGA
开发套件，它可以用来开发
FPGA
板卡与上位机之间PCIE通信，而且就是用LabVIEW
FPGA
开发。
枪哥玩转嵌入式
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2023-08-03 06:07
编程
PLC
上位机
c#
FPGA
自定义图像处理IP核封装，并插入视频处理系统中(边缘检测)
目录一.OV5640摄像头LCD显示灰度图系统框图二.将自己的图像处理算法封装成对应的IP核一.OV5640摄像头LCD显示灰度图系统框图加入自己的图像处理算法实现，如去噪声，边缘检测，去雾等算法，就可以将自己的算法封装成对应的IP核，然后将上图的rgb2ycbcr的ip核替换掉即可。二.将自己的图像处理算法封装成对应的IP核基于人眼视觉的自适应边缘检测算法先进行灰度变化，再进行中值滤波，再进行四
不贰洛客
·
2023-08-03 03:19
图像处理
人工智能
fpga开发
FPGA
利用查找表实现sin cos函数
1.生成0到360度的sin和cos函数的coe文件2.导入ROM里面3.编写Verilog程序4.进行仿真或者逻辑分析仪1.sin函数clear;clc;Quantify_bit=16;%量化位数theta=0:1:360;%度L=length(theta);%采样点数y=sind(theta);yt=round(y*(2^(Quantify_bit-1)-1));%16bit量化%在.coe文
不贰洛客
·
2023-08-03 03:49
fpga开发
VGA 基础知识
目前4.3寸以上的TFT基本都是VGA接口，这样在完成一个
FPGA
系统设计时，选择一个VGA接口的TFT用来显示便是最简单方便的方案。VGA的内部信
不贰洛客
·
2023-08-03 03:48
ISE
fpga开发
verilog
FPGA
数字图像处理 灰度变换 Vivado传送图片数据 verilog
通常的在matlab软件里进行图像处理：1.通过现有的函数：rgb2gray2.通过rgb2gray的计算公式：约为0.299*R+0.587*G+0.114*Bclear;clc;pic_rgb1=imread('1.jpg');figure;imshow(pic_rgb1);fori=1:142forj=1:300pic_gray1(i,j)=uint8(0.299*pic_rgb1(i,j,
不贰洛客
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2023-08-03 03:18
fpga开发
图像处理
verilog
2022年下半年系统架构师考试题
分别代表什么（区别是什么）A.软件即服务，平台即服务，基础设施即服务目前Gpu的最高峰值是多少A.100TFlopsB.50TFlopsC.10TFlopsD.1TFlopsAi芯片架构都包括什么A.GPU、
FPGA
大月亮小地球
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2023-08-03 00:55
软考
架构师
fpga开发
系统架构
软件工程
新手入门
Jenkins自动化部署入门详细教程
1.背景在实际开发中，我们经常要一边开发一边测试，当然这里说的测试并不是程序员对自己代码的单元测试，而是同组程序员将代码提交后，由测试人员测试；或者前后端分离后，经常会修改接口，然后重新部署；这些情况都会涉及到频繁的打包部署；手动打包常规步骤：1.提交代码2.问一下同组小伙伴有没有要提交的代码3.拉取代码并打包（war包，或者jar包）4.上传到Linux服务器5.查看当前程序是否在运行6.关闭当
测试小婉
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2023-08-03 00:27
自动化测试
jenkins
自动化
运维
自动化测试
职场和发展
软件测试
【Git /Github】知识学习
1.
新手入门
视频Github新手够用指南|全程演示&个人找项目技巧放送_哔哩哔哩_bilibili找开源项目的一些途径•https://github.com/trending/指定一些语言显示出star
迟來北风
·
2023-08-02 22:26
git
学习
【Vue.js入门到实战教程】15-ES 2015 新特性一览
://xueyuanjun.com/post/22051技术栈选择前面我们介绍了从Laravel8开始，自带的前端UI脚手架扩展包Jetstream不再基于Vue作为默认的组件开发技术栈，以便降低后端
新手入门
前端组件开发的学习成本
web前端开发V
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2023-08-02 22:56
vue
js
java
javascript
编程语言
Vivado进行自定义IP封装
一.简介本篇文章将介绍如何使用Vivado来对上篇文章(
FPGA
驱动SPI屏幕)中的代码进行一个IP封装，Vivado自带的IP核应该都使用过，非常方便。
一只迷茫的小狗
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2023-08-02 21:37
FPGA
fpga开发
这篇文章让你轻松掌握xilinx 7系列
FPGA
配置技巧
本文旨在通过讲解不同模式的原理图连接方式，进而配置用到引脚的含义(手册上相关引脚含义有四、五页，通过本文理解基本上能够记住所有引脚含义以及使用场景)，熟悉xilinx7系列配置流程，以及设计原理图时需要注意的一些事项，比如flash与
FPGA
电路_fpga
·
2023-08-02 20:41
fpga开发
新手入门
OpenGL ES 采坑记录
黑屏问题检查排查：1.首先检查纹理数据是否是对应的格式：比如你要渲染NV12（YUV)但是你的数据是BGRA，会造成渲染不出来的问题.具体排查方案是CVPixelBufferGetPlaneCount(buffer)NV12会返回2，Y分量和UV分量，但是如果buffer是BGRA则返回0，当然解析不出来，出现黑屏。2.检查当前渲染的线程是否设置了Context，可能你在初始化里面初始化并且设置了
三三哥
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2023-08-02 20:41
IC设计中glitch free时钟选择器的设计过程
芯片设计，包括
FPGA
程序设计中，都可能出现时钟选择器。在时钟选择器设计中，非常重要的一点就是避免在时钟切换时产生毛刺。
小苍蝇别闹
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2023-08-02 20:02
IC设计
IC设计
glitch
free
verilog
FPGA
及其应用
目录1.什么是
FPGA
2.
FPGA
的硬件结构3.
FPGA
与单片机的区别4.
FPGA
的具体应用场景1.什么是
FPGA
FPGA
（Field-ProgrammableGateArray）是一种可编程逻辑器件，
嵌入式小李
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2023-08-02 17:01
技术人的话题专区
fpga开发
FPGA
与CPU: 不同的电路实现方式
FPGA
与CPU:不同的电路实现方式
FPGA
（FieldProgrammableGateArray）和CPU（CentralProcessingUnit）都是计算机领域中常用的处理器，但它们的内部结构和运行方式存在很大差异
m0_47037246
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2023-08-02 15:09
fpga开发
matlab
常见数字IC设计、
FPGA
工程师面试题
1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时
yc2020021699
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2023-08-02 14:36
FPGA面试知识
IC
FPGA
FPGA
的硬件注意点
FPGA
不是一个单纯的梳子逻辑芯片，内部也有一些模拟组件，比如Xilinx的DCM数字时钟管理组件、高档点的还有告诉串并转换器serdes，温度监控器等模拟器件，这些模拟器件对电源噪声要求很高，所以需要一个单独的稳定电源进行供电
weixin_41925897
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2023-08-02 14:05
fpga开发
Xilinx 7系列
FPGA
config设计文档
xilinx
FPGA
由于掉电擦除的特性，需要每次上电加载配置文件，具体的配置路径有三种，通过jtag来进行下载，通过FLASH来下载，以及通过外部的处理器来下载（suchasamicroprocessor
DAI_Pengfei
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2023-08-02 14:34
硬件设计
阅读笔记
Xilinx
FPGA
config
UG470
【转】常见数字IC设计、
FPGA
工程师面试题
1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时
u010368758
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2023-08-02 14:04
IC设计
FPGA
笔试
Xilinx 7series XADC使用
在Xilinx系列的
FPGA
中，Artix-7，Kintex-7，Virtex-7，包括ZYNQ7000，都包含一个内置的XADC，我们可以通过这个内置的XADC，来进行一些精度不高的电压采集。
伯纳乌的至尊玉
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2023-08-02 14:02
笔记
fpga开发
FPGA
电源简介
作者：德州仪器(TI)：SamiSirhan，赛灵思：TamaraSchmitz为现场可编程门阵列(
FPGA
)设计电源系统可不是件容易的工作。
neufeifatonju
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2023-08-02 14:31
FPGA
FPGA
电源
TI
《
FPGA
快速系统原型设计权威指南》读书小结
目录前言概念一：
FPGA
工程师需要的技能概念二：
FPGA
架构相关基础内容概念三：
FPGA
工程的稳定性概念四：
FPGA
设计实现概念五：设计约束与优化前言本部是个人阅读的一些粗略总结，更多详细内容请阅读原著
工作使我快乐
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2023-08-02 14:31
FPGA基础进阶
Xilinx
FPGA
时钟及I/O接口规划（一）
引言：从本文开始，我们介绍Xilinx
FPGA
时钟及I/O接口规划设计。
FPGA技术实战
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2023-08-02 14:01
Xinx
FPGA硬件设计
FPGA
FPGA设计方法学
硬件设计
FPGA
的IO配置注意事项（未完待续）
一、管脚分类1.管脚分类1：专用管脚（20%-30%），用户自定义管脚（70%-80%）；共两种；2.管脚分类2：时钟，配置，普通IO,电源；共四种类型；3.管脚分类3：以黑金AX301，EP4CE17C8为例：正△为电源管脚，倒△为GND;△中为O则是IO电源管脚，△中为I则是内核电源；圆形标记的管脚为普通IO管脚，可以任意使用；正方形且内部有时钟信号的，为全局时钟管脚；五边形管脚为配置管脚二、
不可少的事只有一件
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2023-08-02 14:01
硬件分享
经验分享
fpga
硬件
常见数字IC设计，
FPGA
面试问题总结
原文：http://blog.sina.com.cn/s/blog_4dea7cad01017aiz.html1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无
maxwell2ic
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2023-08-02 14:31
集成电路
FPGA
数字IC
面试集锦
FPGA
Vivado XDC 约束文件编写方式语法笔记
参考手册:UG625：https://china.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdfUG903：https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_4/ug903-vivado-using-constraints.pdf作为FP
时空默契
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2023-08-02 13:28
verilog
fpga
Xilinx
FPGA
电源设计与注意事项
1引言随着半导体和芯片技术的飞速发展，现在的
FPGA
集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。
MDYFPGA
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2023-08-02 13:27
K7核心板
FPGA
K7325T
fpga开发
quartus工具篇——fifo ip核
quartus工具篇——fifoip核1、简介
FPGA
中的FIFO（First-In,First-Out）是一种常见的数据缓冲器，用于在不同的时钟域之间进行数据传输。
辣子鸡味的橘子
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2023-08-02 09:24
fpga开发
通俗易懂讲解CPU、GPU、
FPGA
的特点
1.CPUvsGPU 大家可以简单的将CPU理解为学识渊博的教授，什么都精通；而GPU则是一堆小学生，只会简单的算数运算。可即使教授再神通广大，也不能一秒钟内计算出500次加减法。因此，对简单重复的计算来说，单单一个教授敌不过数量众多的小学生。在进行简单的算数运算这件事上，500个小学生（并发）可以轻而易举打败教授。 可以看到，CPU和GPU的最大不同在于架构。CPU适用于广泛的应用场景（学识
降世神童
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2023-08-02 07:33
运维
经验分享
Linux
新手入门
：PS命令查看正在运行的进程
Linux作为开源系统，里面有着大量命令需要了解和使用，同样的命令在不同系统中的使用方法各不相同，例如本次要介绍的PS命令，那么什么是PS命令？要如何使用PS命令？下面小编就跟大家详细讲解LinuxPS命令。什么是PS命令？ps命令是最常用的监控进程的命令，通过此命令可以查看系统中所有运行进程的详细信息。如何使用PS命令？ps命令的基本格式如下：选项：a：显示一个终端的所有进程，除会话引线外；u：
赵云强
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2023-08-02 07:42
Linux教程
FPGA
项目实现：秒表设计
文章目录项目要求项目设计项目要求设计一个时钟秒表，共六个数码管，前两位显示分钟，中间两位显示时间秒，后两位显示毫秒的高两位，可以通过按键来开始、暂停以及重新开始秒表的计数。项目设计为完成此项目共设计四个模块，按键消抖模块、时钟计时器模块、数码管显示模块以及顶层文件模块，详细代码设计如下：按键消抖模块：/**@Description:按键销抖模块(延迟方法销抖)*@Author:FuYu*@Date
Fu-yu
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2023-08-02 06:58
fpga开发
FPGA
双口RAM与M9K的初步认识
近期调试
FPGA
，学习了很多新的知识与值得注意的点，记录之。
SmartFish
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2023-08-02 05:01
MIPI D-PHY介绍：
FPGA
应用详解
MIPID-PHY介绍：
FPGA
应用详解随着科技的发展，高速数据传输技术在无线通信、嵌入式系统、汽车电子等领域得到了广泛应用。
uote_e
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2023-08-02 01:17
Matlab
fpga开发
matlab
MIPI CSI-2协议
FPGA
应用详解
一,前言本文主要阐述mipiphylayer到csi2lanemanagenmentlayer到lowlevelprotocollayer的数据接收过程,更高层的bytetopixel以及医用层可按照csi2协议解包.本文主要参考文献:1.mipiDPHYspecificationversion1.22.mipiCSI-2specificationversion2.1二,正文1.mipicsi-2
shimmy_lee
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2023-08-02 01:47
接口协议
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