FPGA新手入门

FPGA 顶层图纸.bdf文件设计、LPM

一、DBF1、创建bdf文件：File->New->Block Diagram/Schematic File。需先Insert->Symbol放入一个模块才能保存。2、生成模块：讲自己模块的.v文件设为顶层后编译，点击File->Creat/Update->CreatSymbolfileforCurrentfile生成模块框图。3、在bdf里放入各个模块进行链接，并将其设为顶层进行编译，即可对整个
HUANG_XIAOJUN·2023-08-08 05:01

笔记|数据分析之NumPy（介绍及安装篇）

作为一个基础包，功能上远不及pandas来的那么高级（下面会出pandas系列的笔记），但是作为新手入门NumPy还是很值得我们学习一下，为接下来学习pandas打好基
loannes·2023-08-08 05:55

FPGA优质开源项目 - UDP RGMII千兆以太网

本文介绍一个FPGA开源项目：UDPRGMII千兆以太网通信。该项目在我之前的工作中主要是用于FPGA和电脑端之间进行图像数据传输。
cjx_csdn·2023-08-07 20:45

FPGA_时钟显示（时钟可调）

1.实验说明在数码管显示数据的基础上，让六位数码管显示数字时钟，并且通过按键可以对时间进行修改。实验目标：六位数码管分别显示时间的时分秒，且通过按键可实现加减调整时间及清零功能。key1:切换键：选择待调整的时间单位(时、分、秒)key2:时间加键key3:时间减键key4:时钟清零键效果如下图：时钟清零——>分钟加减——>时钟加减——>时钟正常运行2.模块设计各模块功能说明：各模块原理之前在数码
咖啡0糖·2023-08-07 09:10

tcl学习之路（四）（vivado设计分析）

1.FPGA芯片架构中的对象  在打开elaborated/synthesied/implemented的情况下，可使用如下命令获取期望的SLICE。
邶风，·2023-08-07 09:10

FPGA优质开源项目 – PCIE通信

本文介绍一个FPGA开源项目：PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMAIP建立。
cjx_csdn·2023-08-07 09:39

RK3568+FPGA+翼辉操作系统在电力产品的应用

ARM+FPGA架构有何种优势近年来，随着中国新基建、中国制造2025的持续推进，单ARM处理器越来越难满足工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+FPGA架构的处理器平台来实现特定的功能
深圳信迈科技DSP+ARM+FPGA·2023-08-07 08:09

计算机中的简单指令集

认识计算机中的简单指令集编译器、电路板设计编程语言（c、c++、python、java）电路板设计可执行文件(可载入的文件)汇编语言机器语言指令集指令寄存器FPGA是什么？
kunwen123·2023-08-07 05:02

FPGA应用学习笔记----减小供电电压降低功耗

减低供电电压不是一个理想的选择，但是影响还是蛮大的，因为有电阻的功耗在上面，呈平方倍的关系。但是你降低了电压会导致功耗降低，需要考虑最坏情况下最大时序上的供电线上的最低可能电压是否被满足，否则影响整体性能的启动
ElE rookie·2023-08-07 01:24

基于FPGA的音乐播放器Verilog开发

部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688·2023-08-07 00:33

FPGA中Verilog的单首音乐播放器代码，简洁易懂

利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖·2023-08-07 00:02

基于FPGA的SD卡音乐播放器之WM8731篇

基于FPGA的SD卡音乐播放器之WM8731篇目录前言一、I2C驱动模块二、WM8731寄存器配置模块三、WM8731时钟生成模块四、音频发送模块总结前言这个题目是我之前7月初做的一个eda课程设计，过了一个多月了
迎风打盹儿·2023-08-07 00:02

FPGA开发：音乐播放器

FPGA开发板上的蜂鸣器可以用来播放音乐，只需要控制蜂鸣器信号的方波频率、占空比和持续时间即可。1、简谱原理简谱上的4/4表示该简谱以4分音符为一拍，每小节4拍，简谱上应该也会标注每分钟多少拍。
日晨难再·2023-08-07 00:32

Stable Diffusion 硬核生存指南：WebUI 中的 GFPGAN

本篇文章聊聊StableDiffusionWebUI中的核心组件，强壮的人脸图像面部画面修复模型GFPGAN相关的事情。
soulteary·2023-08-06 23:38

Xilinx FIFO IP核的例化和使用（含代码实例）

使用FPGA进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在FPGA开发中具有广泛的应用。
Doreen Zou·2023-08-06 22:20

Spartan6 FPGA DDR3 IP核调试及程序示例

Spartan6FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIGIP核，可以用它来生成DDR3控制器，并通过MIG的GUI图形界面完成相关配置。
yyz1988·2023-08-06 22:20

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5·2023-08-06 22:19

Webpack4 入门到带你打包一个简单单页应用项目

正文前先吐槽下,webpack对新手入门真的有点不友好，各个版本在配置上都有或多或少的差异，导致在对照各种教程学习的过程中免不了掉进各种坑里，所以写这篇文章旨在简单明了的解释说明webpack的各种常用配置
weixin_33958366·2023-08-06 22:16

Webpack5新手入门简单配置

1.初始化项目yarninit-y2.安装依赖[email protected]@5.0.03.新建index.js说明：写入下面的一句话console.log("hellowebpack");4.执行命令说明：如果没有安装webpack脚手架就不能执行yarnwebpack（webpack-cli）yarnwebpack5.打包后生成dist文件夹6.修改pac
FOREVER-Q·2023-08-06 22:15

FPGA----IP核cordic-translate使用（关于定点数的映射问题，全网最详）

下面是8*8复数矩阵求逆仿真截图2、本文建立在前两篇文章的基础之上，需要有定点数的知识积累，看不懂的点击下面传送门补课：FPGA----IP核cordic使用_发光的沙子的博客-CSDN博客
发光的沙子·2023-08-06 13:44

FPGA-ZCU106-PL侧读写ddr4（全网唯一）

1、由于一直在PL侧做算法，外设接口接触的比较少，目前只做了sfp的UDP传输，但是由于课题的原因需要将一部分PL计算数据存储，而RAM存储空间比较小，因此本次给大带来了ZCU106的PL侧读写ddr4的教程，本教程是全网ZCU106DDR4PL侧读写的唯一一篇教程。下面是4个参考资料：①：ZCU106开发之PL侧DDR4_lixiaolin126的博客-CSDN博客_zcu106开发板ddr4感
发光的沙子·2023-08-06 13:44

FPGA----ZCU106更换DDR4解决方案（全网唯一）

1、好久没写文章了，本次给大家带来的是Xilinx带有DDR开发板的更换DRR的方案。2、问题的提出：在xilinxSDK中进行大批量数组运算时，如果板子的自带的DDR不够，则需要购买新的内存条，此时我们应当如何设置呢？3、问题解决过程：step1：打开blockdesign观察PS侧支持的内存，2019.1的ZCU106打开如下图所示。第一个是金士顿、第二个是镁光（原厂自带4GB）、第三个是三星
发光的沙子·2023-08-06 13:44

FPGA----ZCU106与RTDs的udp数据收发实验

3、实验任务：①TRDs发送数据到FPGA，FPGA解析数据。②FPGA发送数据到RTDs，RTDs解析数据。
发光的沙子·2023-08-06 13:14

FPGA----IP核float(定点数转浮点数)使用

1、本文紧接上一篇文章，因为我们计算设定的32位的单精度浮点数，但是cordicIP核输出的是32位定点数x（符号位）_x（整数位）_xx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx（小数位），为了方便使用floatIP核的计算，因此我们需要将定点数转为浮点数。本片文章为全网第一篇带小数的定点数转浮点数的例程。2、Floating-pointIP核使用实验任务：实现sin
发光的沙子·2023-08-06 13:44

FPGA----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法

FPGA----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）_zcu106调试_发光的沙子的博客-CSDN博客大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成
发光的沙子·2023-08-06 13:13

2.基于正点原子STM32F103的定时器中断实验（HAL库实现）（cubeMX）

由于本次实验适用于新手入门，所以选用通用定时器来操作，其中对于基本定时器而言，最主要的功能就是利用定时器计数周期性
Roy2671·2023-08-06 11:59

quartus modelsim仿真时钟出现Pu1是什么意思？

FPGA实验，用rom的IP核做一个简易信号发生器。仿真出来没有波形，时钟信号显示Pu1，复位信号显示HiZ。
黄启明·2023-08-06 10:22

基于fpga_EP4CE6F17C8_秒表计数器

文章目录前言实验手册一、实验目的二、实验原理1．理论原理2．硬件原理三、系统架构设计四、模块说明1．模块端口信号列表dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)2．状态转移图3．时序图五、仿真波形图仿真代码六、代码编写dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)七、引脚分配八、板级验证效果（拍照或录制视频）前言利用动态数码管的原理
Error (12007)·2023-08-06 08:58

FPGA初步学习之串口发送模块【单字节和字符串的发送】

串口相关简介UART在发送或接收过程中的一帧数据由4部分组成，起始位、数据位、奇偶校验位和停止位，如图所示。其中，起始位标志着一帧数据的开始，停止位标志着一帧数据的结束，数据位是一帧数据中的有效数据。通常用的串口数据帧格式是：8位数据位，无校验位，1位停止位。所以一帧数据有10个bit：1bit起始位，8bit数据位，1bit停止位。关于串口波特率串口波特率是指串口通信的速率，它表示每秒传输二进制
Swiler·2023-08-06 08:27

单通道 6GSPS 16位采样DAC子卡模块--【资料下载】

3.2GSPS）采样率的12位AD采集、单通道6GSPS（或配置成2通道3GSPS）采样率16位DA输出子卡模块，该板卡为FMC+标准，符合VITA57.4规范，该模块可以作为一个理想的IO单元耦合至FPGA
北京青翼科技·2023-08-06 08:57

新手入门期货的时候，怎么避免走太多弯路？

新手入门期货，少走弯路的话有几点建议：一、跟对人！刚开始跟着做交易，期货公司的分析人员的知识结构，操盘风格是对新手影响最大的。如果他本身的模式就有很大的问题，这就不可避免的走弯路。二、少看书多思考！
期货大咖·2023-08-06 07:45

CSDN新手入门指南

目录前言二、注册CSDN账户1.进入CSDN注册页2.填写个人信息三、在CSDN发布资源/文章/动态1.在CSDN发布文章1.写作方法2.提示2.在CSDN发布资源编辑3.在CSDN发动态总结前言大家可能在很多地方听说过CSDN，也可能只是听说过它的外号，都没关系，看完这篇blog，加入我们吧一、CSDN是什么？中国专业IT社区CSDN(ChineseSoftwareDeveloperNetwor
Cat_Bayi·2023-08-06 04:00

0基础学习VR全景平台篇 第78篇：全景相机-拍摄VR全景

新手入门圆周率科技，成立于2012年，是中国最早投身嵌入式全景算法研发的团队之一，亦是全球市场占有率最大的全景算法供应商。
VRvrvr001·2023-08-05 22:37

关于RISC-V的介绍与CPU设计

由于个人的比赛和项目问题已经有连续一个多月没有真正的静下心来去输出一些内容了，接下来由于项目问题或许时间会更少，虽然只有十几个粉丝也是感觉对不住大家当然目前我已经有两个完成的项目了，这两个项目呢一个是单片机方面的一个是基于FPGA
木林学长·2023-08-05 18:05

新手入门：Web安全测试大盘点

随着互联网时代的蓬勃发展，基于Web环境下的应用系统、应用软件也得到了越来越广泛的使用。目前，很多企业的业务发展都依赖于互联网，比如，网上银行、网络购物、网络游戏等。但，由于很多恶意攻击者想通过截获他人信息去谋取利益，因此，会对Web服务器进行攻击。攻击的方式也非常多，常见的有SQL注入、跨站脚本攻击、跨站请求伪造、缓存区溢出等。由此，我们不得不对网络环境的安全性加以提升。软件测试工程师通过分析黑
潇潇说测试·2023-08-05 18:00

FPGA实现NIC 10G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安·2023-08-05 13:03

FPGA实现NIC 100G UDP协议栈网卡，UltraScale+ 100G Ethernet Subsystem驱动，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHYUltraScale+100GEthernetSubsystem流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：
9527华安·2023-08-05 13:03

FPGA实现NIC 25G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安·2023-08-05 13:33

FPGA纯verilog实现Gzip数据压缩deflate算法，提供工程源码和技术支持

目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明
9527华安·2023-08-05 13:02

Xilinx A7开发板LVDS IO无输出问题解决方法

使用A7-35TFGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。
扣脑壳的FPGAer·2023-08-05 11:41

vivado代码编写——倍频（使用IP核）

FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。PLL全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。
学vivado的小鱼·2023-08-05 09:20

来自Java程序员的Python新手入门小结

欢迎访问我的GitHubhttps://github.com/zq2599/blog_demos内容：所有原创文章分类汇总及配套源码，涉及Java、Docker、Kubernetes、DevOPS等；本篇概览欣宸是个Java程序员，最近正在学习Python，本文记录了学习过程，以及一点自己的思考，主要用途是作为笔记来总结和温习，另外如果您也是一位初学Python的Java程序员，希望本文能给您一些
程序员欣宸·2023-08-05 07:22

《战国无双5》新手入门，和大家分享九个游戏小技巧

六月初的时候，博士抢先试完了《战国无双》系列正统续作《战国无双5》，发现游戏大幅度修改了以前的人物设定以及美术风格，质量还是蛮不错的！如今，游戏已经如约登陆了PS4，XboxOne以及Switch平台（steam版还要等到7月27日）。虽然《战国无双5》是所谓的割草游戏，算不上很难，但是其中还是有一些技巧的。博士今天就介绍一些《战国无双5》中的游戏实用技巧以及体验心得，希望能够帮助大家获得S评价。
爱游戏的萌博士·2023-08-05 07:25

国产GOWIN实现低成本实现CSI MIPI转换DVP

对于FPGA操作，大部分都是用xilinx的方案，xilinx方案成本太高，IP复杂。而用国产GOWIN已经实现了直接mipicsi解码，而且支持非连续的clk时钟功能。
加班猫·2023-08-05 04:01

ANC-ZKUXT2系列FPGA隔离卡网闸版DPDK虚拟kni网口

1.环境配置及依赖工具，在DPDK使用方法一文中已经介绍，不再重复yumgroupinstall"DevelopmentTools"-y //ForRHEL/Fedoraaptinstall-ybuild-essential //ForUbuntu/Debian管理NUMA的库：yuminstall-ynumactl-devel //ForRHEL/Fedoraaptinstall-ylibnum
Jim w·2023-08-05 04:31

FPGA基础学习(3) -- 跨时钟域处理方法

1.时钟域假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。
攻城狮Bell·2023-08-05 03:45

FPGA跨时钟域处理方法

跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同步，在使用异步FIFO时，快时钟域平均流量是不能大于慢时钟域的处理速度的，否则数据会丢失，这其实与是
yang)·2023-08-05 03:13

【CDC 设计】FPGA 跨时钟域设计方法

目录跨时钟域介绍建立时间和保持时间建立时间保持时间局部同步设计概念跨时钟域的问题同步化多时钟域设计的分类亚稳态什么是亚稳态引起亚稳态的原因亚稳态对系统可靠性的危害如何减少亚稳态的风险单一时钟域内信号跨时钟域的信号同步化技术同步器同步器的分类电平同步器边沿检测同步器脉冲同步器同步器设计推荐的做法使用同步器需要注意的问题总线信号跨时钟域保持寄存器和握手FIFOFIFO写满和读空标志的产生总结跨时钟域介
Linest-5·2023-08-05 03:42

快来，我为大家整理了5本Python经典入门电子书

>《笨方法学Python》本书非常适合Python新手入门，如果你对计算机编程了解不多甚至完全没有了解，但是又非常感兴趣的话，那这本书再适合不过了。
Chris的算法小记·2023-08-05 01:11

图文并茂深入了解VLAN工作原理，不能错过的干货

在文章《5分钟让你熟悉VLAN并掌握基本的配置，新手入门必备》，介绍过VLAN的划分的几种方法和配置，我非常好奇VLAN是一个怎样的工作过程呢？
cf6d95617c55·2023-08-04 21:26
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