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Linux
FPGA积沙成塔
5.用Matlab如何将位深度为16的图片转换为二进制文件
5.用Matlab如何将位深度为16的图片转换为二进制文件1.问题的提出使用
FPGA
做图像处理的测试时，常常需要做一些图像的测试激励，需要将一些图片存储到
FPGA
中，一般来说
FPGA
芯片的片内ram不超过
大收藏家
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2023-12-23 14:00
Matlab
matlab
fpga
.一份带缓冲的uart模块代码分享
一、写在开头-这个代码是整个库文件包工程的一部分，希望能在两年的时间写出完整的包，但是时间也不多，只能晚上空闲时断断续续写的，毕竟不能耽误打游戏不是-该工程的地址分享在gitee，建议直接看gitee的，blog的代码不会更新。基于Tank_nano_4k小蜜蜂开发板的常用开发库:给用gw1nsr设计的小蜜蜂开发板开发的常用软件库-这个uart模块支持rx、tx波特率分开，在应对io数量抓级时有可
啊？这...
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2023-12-23 12:13
fpga开发
嵌入式硬件
学习
记录.在linux系统deepin上实现国产
fpga
高云小蜜蜂系列的烧录与开发
这次希望能够在我的一台畅网微的nas上能够开发高云的
fpga
，该cpu为n5100，平时看看网页，敲敲代码够用了。
啊？这...
·
2023-12-23 12:43
linux
单片机
学习
fpga开发
嵌入式硬件
arm
fpga
.野火征途开发板实现74HC595串并转换控制数码管
一、写在开头这个小项目我是想试一试，如果不跟着野火的步骤：分析->波形图->编辑->仿真->debug，不用波形图纯脑补会用多久的时间，我会遇到什么问题？这个项目是控制数码管显示的，当然我没有看野火的数码管的视频。写不写波形图的区别首先是时间上：比用波形图至少慢了4倍，这个时间主要花在了debug上，是真的痛苦。然后是代码上，不用波形图时很多波形的时序都有点想当然了，实际运行的波形跟真正要的波形不
啊？这...
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2023-12-23 12:42
fpga开发
FPGA
——XILINX原语（1）
FPGA
——XILINX原语（1）1.时钟组件（1）BUFG（2）BUFH（3）BUFR（4）BUFIO（5）使用场景2.IO端口组件（1）IDDR（2）ODDR（3）IDELAY1.时钟组件时钟结构（
云影点灯大师
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2023-12-23 12:10
fpga开发
fpga
FPFA.一种二倍频电路代码描述以及测量详情
一、前言1、因为需要倍频电路所以找了个二倍频的电路，通过
fpga
实际测量发现经过倍频后的电路峰值降低。不过这个也正常，因为该电路只要过触发点就会开始发生波形变化，而电路的触发值不是峰值。
啊？这...
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2023-12-23 12:40
fpga开发
《微教育》后感
教育是日积月累，从生活中一点一滴积累而成，像一粒粒沙子，最终
积沙成塔
。
娟子_0ab2
·
2023-12-23 11:50
伽马校正：
FPGA
参考资料：ToneMapping与GammaCorrection-知乎(zhihu.com)Book_VIP:《基于MATLAB与
FPGA
的图像处理教程》此书是业内第一本基于MATLAB与
FPGA
的图像处理教程
NoNoUnknow
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2023-12-22 20:37
FPGA学习
小项目
fpga开发
【NI-RIO入门】理解Windows、Real Time与
FPGA
之间数据通信的原理
于NIkb摘录1.概述对于NIRIO系列设备（CompactRIO、sbRIO、myRIO等）进行编程时，需要注意有三个不同的组件。人机界面(HMI)。有时称为“主机”，为用户提供图形用户界面（GUI），用于监控系统状态和设置操作参数。使用HMI是可选的，因为RIO产品可以编程为无头运行，并且有些产品可以直接连接到嵌入式用户界面，但是当实施HMI时，它们可以采用Windows台式计算机、平板电脑或
東方神山
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2023-12-22 19:01
CompactRIO
【NI-RIO入门】使用其他文本语言开发CompactRIO
1.
FPGA
接口PythonAPIGettingStarted—
FPGA
InterfacePythonAPI19.0.0documentation2.
FPGA
接口CAPI
FPGA
接口CAPI是用于NI可重配置
東方神山
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2023-12-22 19:01
CompactRIO
FPGA
项目（12）——基于
FPGA
的万年历设计
本次做的设计，使用了正点原子的开拓者
FPGA
开发板，并且在开发板上验证了功能，通过了实物测试。实物图片如下：对于本次设计，我还拍了实物演
嵌入式小李
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2023-12-22 17:22
FPGA项目
fpga开发
FPGA
中的HP Bank、HR Bank、HD Bank。
在开发
FPGA
绑定管脚时，经常会看到HPBank、HRBank和HDBank，它们分别是什么意思？分别可以适用于哪些应用个？
Me sl ·
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2023-12-22 11:55
FPGA
HP
Bank
fpga开发
跑马灯实验
2.掌握
FPGA
编程入门知识、利用门级方法实现简单逻辑电路。3.继续学习VerilogHDL语法、掌握跑马灯的设计、熟悉调试过程。
小i青蛙
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2023-12-22 10:43
数字逻辑
fpga开发
【
FPGA
器件比较】Altera -- Xilinx
比较以下市场前二名的产品线及定位应用场景XilinxAltera高性能VersalAgilexF/I性能Virtex/Kintex/Artix/ZynqUltraScale+AgilexF/I/Stratix10中档Virtex/Kintex/Zynq~7/UltraScaleStratix10/Arria10低成本Artix-7Sparton-7Cyclone10如上表，altera被蓝厂收购后
hcoolabc
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2023-12-22 10:43
FPGA
fpga开发
FPGA
高端项目：基于GTH的 4K HDMI 视频收发例程，提供工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我已有的GT高速接口解决方案我已有的
FPGA
图像处理方案3、详细设计方案设计框图4KHDMI输入硬件解决方案VideoPHYControllerHDMI1.4/2.0ReceiverSubsystem4KHDMI
9527华安
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2023-12-22 10:11
菜鸟FPGA图像处理专题
FPGA
GT
高速接口
fpga开发
音视频
4K
视频
GTH
EDA实验-----4*4矩阵键盘模拟音符测试（Quartus II ）
2、实验仪器设备PC机一台
FPGA
实验开发系统一套。3、实验原理本实验根据蜂鸣器工作频率不同，从而发出不同的音符的声音。故本实验是将主时钟进
Gretel Tade
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2023-12-22 02:35
EDA实验
计算机外设
fpga开发
EDA实验
quartus
硬件
EDA实验-----直流电机驱动设计（Quartus II ）
二、实验仪器设备PC机一台
FPGA
实验开发系统一套。三、实验的重点和难点重点：掌握直流电
Gretel Tade
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2023-12-22 02:04
EDA实验
fpga开发
EDA实验
Quartus
II
硬件
直流电动机
Achronix提供由
FPGA
赋能的智能网卡（SmartNIC）解决方案来打破智能网络性能极限
作者：Achronix随着人工智能/机器学习（AI/ML）和其他复杂的、以数据为中心的工作负载被广泛部署，市场对高性能计算的需求持续飙升，对高性能网络的需求也呈指数级增长。高性能计算曾经是超级计算机这样一个孤立的领域，而现在从超级计算机到边缘解决方案，在各个层面都可以看到高性能计算，随着我们推动更快的解决方案进入市场，网络安全和高复杂性应用在其中也扮演着更重要的角色。为了满足对网络加速的需求，并提
电子科技圈
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2023-12-21 23:08
Achronix
fpga开发
在图像处理中应用深度学习技术
点击上方“小白学视觉”，选择加"星标"或“置顶”重磅干货，第一时间送达工业应用中
FPGA
上的神经元网络(CNN)深度学习应用凭借其在识别应用中超高的预测准确率，在图像处理领域获得了极大关注，这势必将提升现有图像处理系统的性能并开创新的应用领域
小白学视觉
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2023-12-21 21:52
网络
神经网络
算法
大数据
编程语言
RK3588安装TVM-CPU版本
以下是关于TVM的详细介绍：TVM的目标是将深度学习模型的优化和编译过程自动化，以便开发人员可以轻松地将其模型部署到各种硬件平台上，包括CPU、GPU、
FPGA
等。
呆呆珝
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2023-12-21 17:51
推理框架
人工智能
深度学习
积沙成塔
知道
积沙成塔
，日拱一卒，前进不是让谁看到你！
楽春水初生
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2023-12-21 16:15
长文预警【深度学习】基于 Pytorch 的网络训练
我是雪天鱼，一名
FPGA
爱好者，研究方向是
FPGA
架构探索和数字IC设计。关注公众号【集成电路设计教程】，获取更多学习资料，并拉你进“IC设计交流群”。
雪天鱼
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2023-12-21 09:08
UART协议——
FPGA
代码篇
一.串口（UART）协议简介UART串口通信有几个重要的参数，分别是波特率、起始位、数据位、停止位和奇偶检验位，对于两个使用UART串口通信的端口，这些参数必须匹配，否则通起始位：表示数据传输的开始，电平逻辑为“0”。数据位：可能值有5、6、7、8、9，表示传输这几个bit位数据。一般取值为8，因为一个ASCII字符值为8位。奇偶校验位：用于接收方对接收到的数据进行校验，校验“1”的位数为偶数(偶
我来挖坑啦
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2023-12-21 08:15
单片机
嵌入式硬件
信息与通信
【INTEL（ALTERA）】 quartus 使用Intel Agilex7 F-Tile 变体的以太网子系统 IP示例时仿真和硬件中都无法正常运行1
现象为什么具有40GbE、50GbE或100GbE端口的IntelAgilex®7F-Tile变体的以太网子系统英特尔®
FPGA
IP示例设计且客户端接口参数设置为“MACAvalonST”，在仿真和硬件中都无法正常运行
神仙约架
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2023-12-21 08:45
INTEL（ALTERA）
FPGA
网络协议
altera
quartus
intel
fpga开发
【INTEL（ALTERA）】 quartus使用 F-tile IP 的 Cadence Xcelium* 和 Synopsys VCS* 模拟器上看到详细阐述错误英特尔®
FPGA
说明由于英特尔®Quartus®PrimeProEdition软件23.3和23.2版本的更改，在使用CadenceXcelium*和SynopsysVCS*模拟器详细阐述时，您可能会看到以下错误：SynopsysVCS*模拟器错误-[ICPD_INIT]非法组合驱动程序/eda/sim_lib/synopsys/ctfb_hssi_atoms_ncrypt.sv、4246150CadenceXc
神仙约架
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2023-12-21 08:45
INTEL（ALTERA）
FPGA
fpga开发
altera
quartus
intel
【INTEL（ALTERA）】 quartus使用编译仿真库时为何会出现“指定仿真工具可执行文件位置”错误
说明由于英特尔®Quartus®Prime专业版软件23.3及更早版本存在一个问题，EDA仿真编译器在尝试使用Questa*英特尔®
FPGA
版编译库时可能无法找到仿真工具的位置，因为最新版本的工具名称中不包含
神仙约架
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2023-12-21 08:45
INTEL（ALTERA）
FPGA
fpga开发
quartus
altera
intel
高速视频采集卡设计方案：620-基于PCIe的高速视频采集卡
北京太速科技产品固化
FPGA
逻辑，适配视频连续采集，缓存容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成视频程序的开发，开发效率高、难度小。适用于：实验室数据采集，记录等应用。
hexiaoyan827
·
2023-12-21 08:13
fpga开发
实验室数据采集
FPGA逻辑视频采集
高速视频采集卡
PCIe视频采集卡
视频程序开发
FPGA
模块——以太网芯片MDIO读写
FPGA
模块——以太网MDIO读写MDIO接口介绍MDIO接口代码（1）MDIO接口驱动代码（2）使用MDIO驱动的代码MDIO接口介绍MDIO是串行管理接口。
云影点灯大师
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2023-12-21 08:13
FPGA
fpga开发
fpga
【INTEL（ALTERA）】 quartus 在 F-Tile 以太网多速率英特尔®
FPGA
IP同时启用了自动协商和链路训练时生成严重警告
说明由于英特尔®Quartus®Prime专业版软件版本23.4存在问题，包含启用ANLT的F-Tile以太网多速率英特尔®
FPGA
IP的动态重新配置项目将生成严重警告。
神仙约架
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2023-12-21 08:12
fpga开发
intel
altera
quartus
F-Tile
以太网
【自用】Ubuntu20.4从输入法到ddr200t运行HelloWorld
百度网盘安装三、Vivado2022.2安装四、编译蜂鸟E203自测样例1.环境准备2.下载e203_hbirdv2工程文件3.尝试编译自测案例1.安装RISC-VGNU工具链2.编译测试样例4.用vivado为
FPGA
庚_
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2023-12-21 03:01
linux
蜂鸟E203
Vivado
FPGA
实现 TCP/IP 协议栈 客户端 纯VHDL代码编写 提供4套vivado工程源码和技术支持
目录1、前言版本更新说明免责声明2、相关方案推荐我这里已有的以太网方案1G千兆网TCP-->服务器方案10G万兆网TCP-->服务器+客户端方案常规性能支持多节点
FPGA
资源占用少数据吞吐率高低延时性能
9527华安
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2023-12-20 17:39
菜鸟FPGA以太网专题
fpga开发
tcp/ip
网络协议
客户端
网络通信
VHDL
FPGA
实现 LeNet-5 卷积神经网络 数字识别，提供工程源码和技术支持
目录1、前言LeNet-5简洁基于Zynq7020的设计说明PL端
FPGA
逻辑设计PS端SDK软件设计免责声明2、相关方案推荐卷积神经网络解决方案
FPGA
图像处理方案3、详细设计方案PL端：ov7725
9527华安
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2023-12-20 17:35
FPGA
卷积神经网络
菜鸟FPGA图像处理专题
fpga开发
cnn
人工智能
LeNet-5
数字识别
卷积神经网络
【一】
FPGA
实现SPI协议之SPI协议介绍
【一】
FPGA
实现SPI协议之SPI协议介绍一、spi协议解析spi协议有4根线，主机输出从机输入MOSI、主机输入从机输出MISO、时钟信号SCLK、片选信号SS\CS。一般用于主机和从机之间通信。
@晓凡
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2023-12-20 16:36
FPGA学习之路
fpga开发
高速口相关知识
一.不通系列
fpga
对高速口的叫法不一样：artix7——GTPkintex7——GTXvirtex7——GTH二.高速口的架构基本一致————4对rx/tx对+1个时钟模块（包含4个cpll+1个Qpll
燎原星火*
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2023-12-20 16:04
fpga开发
FPGA
未解之谜
一.ila一会能加载出波形，一会加载不出波形——在自己做的v7开发板中遇到，其他开发板从未遇到过1.小梅哥说：可能与硬件jtag连接不稳定导致。
燎原星火*
·
2023-12-20 16:32
fpga开发
zynqmp Linux + 裸机 （A53-0 Linux，A53-1 2 3 裸机大数据量实时处理，R5-0 协议处理，R5-1 屏幕显示逻辑等）填坑笔记
fpga
和arm采用预留内存的方式，采用neon协处理器只能做到250M/S的速度，预留内存采用mmap的方式，当读取内存页的时候采用缺页中断的方式，导致速度拖沓而且预留内存没有进行Linux系统的内存管理
小坏坏_
·
2023-12-20 15:38
Zynq
UltraScale+
fpga开发
vivado 创建合成约束
AMD
FPGA
包括许多可以以多种不同方式使用的逻辑功能。你的需要约束来引导合成引擎找到满足所有设计的解决方案实现结束时的需求。
cckkppll
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2023-12-20 14:26
fpga开发
MCU Pin2Pin w STM32,
FPGA
Pin2Pin w Altera
1Deviceoverview1.1IntroductionTheAG32familyof32-bitmicrocontrollersisdesignedtooffernewdegreesoffreedomandrichcompatibleperipherals,andcompatiblepinandfeaturestoMCUusers.AG32productseriesofferssupreme
Embeded_FPGA
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2023-12-20 10:35
MCU
FPGA
CPLD
RISC-V
CLK
AD采集卡设计方案：630-基于PCIe的高速模拟AD采集卡
北京太速科技，产品固化
FPGA
逻辑，适配2路1Gsps/2路2Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集
hexiaoyan827
·
2023-12-20 05:52
fpga开发
高速数据采集系统
实验室数据采集
高速模拟AD采集卡
AD采集卡
模拟适配器设计方案：360-基于10G以太网的模拟适配器
产品固化
FPGA
逻辑，适配8路125M
hexiaoyan827
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2023-12-20 05:22
高速数据采集系统
模拟适配器
多路AD的数据采集
数据处理算法
万兆网络的触发采集
AD采集卡设计方案：130-基于PCIe的中速模拟AD采集卡
产品固化
FPGA
逻辑，适配8路125Msps/4路250Msps/2路500Msps/1路1Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发
hexiaoyan827
·
2023-12-20 05:22
fpga开发
高速数据采集系统
中速模拟AD采集卡
AD采集卡
实验室数据采集
存储计算服务器
FPGA
实现PID控制算法(含仿真)
那么本篇文章将简要介绍一下算法的原理，然后带大家使用
FPGA
来实现(C语言实现过程特别简单)。二.PID算法PID取自比例、积分、微分三个英文字母的首字母。意味着算法由这三部分组成。
FPGA之旅
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2023-12-19 22:33
FPGA
fpga开发
PID
Aurora8B10B(一) 从IP配置界面学习Aurora
一.简介哈喽，大家好，好久没有给大家写
FPGA
技术的文章，是不是已经忘记我是做
FPGA
的啦，O(∩_∩)O哈哈~。
FPGA之旅
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2023-12-19 22:33
FPGA
高速接口
tcp/ip
学习
fpga开发
Aurora8B10B
【FMC141】基于VITA57.4标准的4通道2.8GSPS 16位DA播放子卡（2片DAC39J84）
通道2.8GSPS/2.5GSPS/1.6GSPS采样率16位DA播放FMC子卡，该板卡为FMC+标准，符合VITA57.4与VITA57.1规范，16通道的JESD204B接口通过FMC+连接器连接至
FPGA
北京青翼科技
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2023-12-19 19:29
fpga开发
图像处理
信号处理
arm开发
vivado sdk mem超出
local_memory_ilmb_bram_if_cntlr_Mem_microblaze_0_local_memory_dlmb_bram_if_cntlr_Mem’overflowedby4288bytesuartC/C++Problem问题的产生：
fpga
花椒且喵酱
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2023-12-19 12:16
FPGA
vivado
sdk
基于
FPGA
的视频接口之高速IO（CML）
FPGA
的高速IO接口GTX，可完美覆盖CML的速度范围。应用应
Eidolon_li
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2023-12-19 10:26
基于FPGA的视频接口驱动
fpga开发
超低延时4K级可定制化专业视觉计算平台
4K30ISPIP，ISP延时0.7ms>内置GigEvisionIP支持GigEVision2.0、GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于
FPGA
深圳信迈科技DSP+ARM+FPGA
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2023-12-19 10:23
ZYNQ
fpga开发
fpga图像处理
建立SOPC工程后软件编译时报错rwdata is not within region ram解决办法
工程时使用了片上的存储器（onchipmemory）作为CPU（NIOSII）的程序和数据存储器，存储器的大小设置为4096，此时硬件编译能通过，在开发软件时，eclipse报错如下：c:/intel
fpga
向阳花木木
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2023-12-19 10:10
FPGA设计
FPGA
时序分析与时序约束(二)——时钟约束
时序路径三、时序约束的方式三、时钟约束3.1主时钟约束3.2虚拟时钟约束3.3衍生时钟约束3.4时钟组约束3.5时钟特性约束3.6时钟延时约束一、时序约束的步骤上一章了解了时序分析和约束的很多基本概念（
FPGA
STATEABC
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2023-12-19 08:45
#
FPGA时序分析与约束
fpga开发
FPGA
verilog
时序约束
时序分析
ug871 Lab1
实验步骤Step1：创建一个新的工程点击VitisHLS的图标在HLS界面上点击CreateProject输入项目名字为fir_prj将项目目录修改为E:\
FPGA
\UG871\Lab1点击Next指定
伏羲天源
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2023-12-19 03:51
#
FPGA
fpga
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