FPGA锲而不舍第49页

什么是Vivado

普通的晓学生·2023-10-15 00:32

Vivado的安装以及使用_入门

Vivado的安装以及使用零.Vivado简要介绍Vivado是FPGA厂商赛灵思提供的一款EDA（ElectronicDesignAutomation）工具.在电子设计自动化方面,其主要提供了四种功能

硫酸hh·2023-10-15 00:58

【FPGA】Vivado软件使用教程

目录一、创建Vivado工程二、创建VerilogHDL文件三、添加管脚约束四、时序约束五、生成BIT文件六、Vivido仿真七、上板再补充一、创建Vivado工程1、启动Vivado，在Vivado开发环境里点击“CreateProject”，创建新工程。2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不

FPGA大白·2023-10-15 00:57

FPGA学习3-Vivado简易使用方法

一、创建Vivado工程1）启动Vivado，在Windows中可以通过双击Vivado快捷方式启动；linux在终端source/tools/Xilinx/Vivado/...../settings64.shvivado&2）在Vivado开发环境里点击“CreateNewProject”，创建一个新的工程，向导界面点击next，填写工程名，next3）工程类选择RTLPROJECT,NEXT,

udddhu·2023-10-15 00:57

小梅哥FPGA视频教程学习总结（持续学习中……）

首先附上小梅哥FPGA视频教程链接：https://www.bilibili.com/video/BV1va411c7Dz?

儒雅随和锅包肉·2023-10-15 00:24

FPGA设计入门：Vivado综合简介

FPGA设计入门：Vivado综合简介FPGA是一种基于可编程逻辑器件的数字电路设计技术，可以通过编程实现各种电路功能。

追逐程序梦想者·2023-10-15 00:11

阿里云服务器产品规格、产品优势、产品功能及应用场景介绍

一、产品规格阿里云服务器分为入门级和企业级，入门级包含突发性能型、共享型实例的各种云服务器和轻量应用服务器，企业级包含通用型、计算型、内存型、大数据型、GPU型、本地SSD型、高主频型、FPGA型、弹性裸金属等实例的云服务器

qq_3304559116·2023-10-14 22:03

学习话法的目的

现在很多人工作不再是为了温饱而努力，那么我们为什么还要锲而不舍持续努力，通过

柯善荣·2023-10-14 22:38

转《曾国藩36字诀》

转自网络曾国藩的36字诀01、志：志不立，天下无可成之事；有志者，事竞成；02、恒：锲而不舍，金石可镂；欲稍得成，从恒下手；03、专：凡为一事，事皆贵专；以专而精，以纷而散；04、熟：熟极生巧，妙无不熟

大道至简5127·2023-10-14 20:10

[从零开始学习FPGA编程-50]：视野篇 - 芯片是如何被制造出来的？芯片制造的十三大步骤。

作者主页(文火冰糖的硅基工坊)：文火冰糖（王文兵）的博客_文火冰糖的硅基工坊_CSDN博客本文网址：目录前言：什么是芯片一颗芯片就是一个城市总体流程

文火冰糖的硅基工坊·2023-10-14 17:54

基于FPGA的图像拼接算法实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1理论概述4.2本课题功能简述5.算法完整程序工程1.算法运行效果图预览将FPGA的拼接结果导入到matlab，显示结果如下

简简单单做算法·2023-10-14 15:51

她的雨季不再来

让人泪目——我唯一锲而不舍，愿意以自己的生命去努力的，只不过是保守我个人的心怀意念，在我有生之日，做一个真诚的人，不放弃对生活的热爱和执著，在有限的时空里，过无限大的日子。

陪你在人间流浪·2023-10-14 13:05

OpenCL浅析(1)-GPU和FPGA平台搭建

转自：https://blog.csdn.net/chifredhong/article/details/73931017OpenCL简介OpenCL是由非盈利性组织KhronosGroup组织发布的针对异构设备进行并行化计算的一套开源的API以及程序语言。它提供两种并行化的模式，包括任务并行以及数据并行，目前针对GPU的引用，主要是以数据并行为主。OpenCLAPI是按照CAPI定义的，由C和C

SongEsther·2023-10-14 13:42

父亲脸上的皱纹

展开父亲脸上的皱纹，可以看到读到一一锲而不舍的勤劳风霜雨雪的抽打，养家糊口的苦闷忧郁，五谷丰登的欢欣喜悦……皱纹是自编的史书，末页一一写满人生的真实情感。

蓝家有子·2023-10-14 12:23

完成SL811HS 主控

CPU用的是fpga，都是老大用IO口进行配置，自己不了解。用SL811HS来挂载U盘的。开始做，心急，没有想好怎么做，也碰到很多问题。

yadongyz·2023-10-14 10:26

FPGA学习笔记记录： FPGA学习笔记记录：初识

FPGA基础知识：FPGA（FieldProgrammableGateArrayPS:处理系统（ProcessingSystem)：就是与FPGA无关的ARM的SOC的部分。

LiuJieIDBD·2023-10-14 06:50

“双十一张友文”说：主动寻苦吃！（心灵独语之九）

昨天与武和平通话17分钟，他对我的评价是“锲而不舍”“咬定青山不放松”。实际上，他也是这样的一个人，不然我们不会成为忘年交。人没有一点“狠

双11张友文·2023-10-14 05:15

我的朋友苏明海

苏明海有过三个女人，两个是在小学谈的，一个是现在谈的老婆，我到现在还记得他谈第一个女朋友时的认真，就是不管相貌如何，一见钟情的"喜欢"，跟丘比特的箭，月老的线一个道理，也就是说他的第一个女朋友其实很丑，但他锲而不舍的追求着

椽罔·2023-10-14 04:26

【正点原子FPGA连载】第二十一章AXI DMA环路测试摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十一章AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访

正点原子·2023-10-14 02:04

第十一节，ZYNQ的AXI_DMA的使用

控制器架构原理AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来，在ZYNQ中，AXIDMA就是FPGA

youbin2013·2023-10-14 02:33

c语言实现axi通信,AXI DMA详解与应用篇 | 第二讲、AXI DMA工程搭建及SDK代码分析

本文转载自：根究FPGA在上一篇中着重讲解了DMA的含义和AXI_DMA_IP，本次的重点就是搭建一个AXI_DMA环路工程，并从C语言角度分析其SDK代码一、AXI_DMA工程设计在工程设计中，DMA

宠爱吖·2023-10-14 02:03

【PCIE732】基于Kintex UltraScale系列FPGA的2路40G光纤通道适配器（5GByte/s带宽）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。

北京青翼科技·2023-10-14 02:15

紫光同创FPGA实现UDP协议栈网络视频传输，基于YT8511和RTL8211，提供4套PDS工程源码和技术支持

9527华安·2023-10-14 01:54

紫光同创FPGA实现UDP协议栈精简版，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

ARPUDP协议回环FIFOIP地址、端口号修改4、PDS工程1：YT8511版本5、PDS工程2：RTL8211版本6、上板调试验证并演示准备工作动态ARP测试UDP通信测试7、福利：工程代码的获取紫光同创FPGA

9527华安·2023-10-14 01:53

紫光同创FPGA实现UDP协议栈带ping功能，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

9527华安·2023-10-14 01:17

专业音视频领域中，Pro AV的崛起之路

本文采访了两位深耕于广播电视行业的技术人，为我们介绍了专业音视频的进展：一位冉冉升起的新星：ProAV以及FPGA在其中发挥的作用。

LiveVideoStack_·2023-10-14 00:52

FPGA入门——1位全加器设计

文章目录一、认识全加器二、采用原理图输入完成1位全加器的设计（一）半加器的原理图输入（二）全加器的原理图输入三、采用Verilog编程完成1位全加器的设计一、认识全加器全加器是用门电路实现两个二进制相加并求出和的组合线路，成为一位全加器，一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。Ain表示被加数，Bin表示加数，Cin表示低位进位，Cout表示高位进

lovely@·2023-10-13 22:33

FPGA niosII 视频笔记

工作需要使用FPGA驱动的CAN总线，一番搜索发现正点原子开发板有例程。了解之后知道是FPGA内部软核IP，基于qsys实现，就看完了相关视频。

gzc0319·2023-10-13 21:44

FPGA project : flash_secter_erase

flash的指定扇区擦除实验。先发写指令，再进入写锁存周期等待500ns，进入写扇区擦除指令，然后写扇区地址，页地址，字节地址。即可完成扇区擦除。模块框图：时序图：代码：modulespi(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_start,outputwiremiso,outputregmosi,outputregcs_n,outputr

warrior_L_2023·2023-10-13 21:40

FPGA project ： flash_read

实验目标：flash的普通读指令，在指定地址开始读。可以更改地址与读的数据个数。先发送读指令+扇区地址+页地址+字节地址。然后读数据。再把读到的串行数据转化为8bit的数据，存入fifo。然后读出FIFO中数据，通过uart_tx模块发送给上位机。经验总结：接收数据：比如接收8bit的串行数据，通过miso传递。1，先接收高位。reg[7:0]data;那么通过data保存miso传递的数据，把串

warrior_L_2023·2023-10-13 21:07

DDR的基本原理

一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：无3、仿真工具：无硬件平台：1、FPGA型号：无2、DDR3型号：无二、存储器的分类存储器一般来说可以分为内部存储器(内存

wu_shun_sheng·2023-10-13 19:26

DDR3驱动原理与FPGA实现（一、DDR的基本原理）

转自：https://www.cnblogs.com/liujinggang/p/9782796.html一、存储器分类存储器一般来说可以分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度

liang_xianhui·2023-10-13 19:50

（转载）DDR3驱动原理与FPGA实现

RAM简介RAM(RandomAccessMemory)随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。按照存储信息的不同，随机存储器又分为静态随机存储器（StaticRAM,SRAM)和动态随机存储器（DynamicRAM,DRAM)。静态随机存储器SRAM（StaticRAM）不需要刷

evlpr8·2023-10-13 19:50

基于VerilogHDL的学号显示

基于VerilogHDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：VerilogHDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照

C_xiaoyaodong·2023-10-13 18:09

梁大明：最简单年轻帅气的书法家

至今已练习书法多年，拥有着锲而不舍的坚强毅力，用他的话说，生命中有了书画，厚重了许多。他二零零三年毕业于河北民族师范学院美术系。

小李飞倩·2023-10-13 09:21

FPGA面试题（2）

一.同步复位和异步复位同步复位：当clk有效时，复位才有效。优点：有利于时序分析，防止毛刺现象出现。缺点：复位信号必须大于时钟周期，大部分逻辑器件中D触发器都只有异步复位端口，需要在寄存器数据输入插入组合逻辑，需要考虑组合逻辑延迟因素。异步复位：复位信号与clk无关，只与自身输入信号有关。优点：无需插入组合逻辑，省资源，设计相对简单。缺点：可能不满足建立时间和保持时间要求，容易出现亚稳态，易受毛刺

Álegg xy.·2023-10-13 05:53

FPGA面试题（6）

组合逻辑中：case语句分支不完整；case语句中没有default组合逻辑中：always语句中用if但没有else二.FPGA和C语言有什么联系？Verilog与C语言的区别？

Álegg xy.·2023-10-13 03:40

FPGA面试题（7）

一.解释一下SPI的四种模式01时钟极性CPOL空闲状态为低电平空闲状态为高电平时钟相位CPHA在第一个跳变沿采样在第二个跳变沿采样模式CPOLCPHA描述模式000sclk上升沿采样，sclk下降沿发送模式101sclk上升沿发送，sclk下降沿采样模式210sclk上升沿发送，sclk下降沿采样模式311sclk上升沿采样，sclk下降沿发送我们常用的是模式0和模式3模式0：CPOL=0：空闲

Álegg xy.·2023-10-13 03:07

数字IC/FPGA面试宝典--经典60道例题详解

1.关于亚稳态的描述错误的是（A）A、多用几级寄存器打拍可以消除亚稳态。B、亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。C、亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。D、如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。解析：亚稳态无法消除，只能尽量避免。2.下列关于综合的说法哪项是不正确的（B）A.综合（Synthesis）简单地说就是将HDL代

上园村蜻蜓队长·2023-10-13 03:26

v3学院FPGA/IC设计笔试面试题解析

前言内容来源：https://www.bilibili.com/video/BV1zv411J7hiday11.选C2.选ATPLH是低变高，TPHL是高变低；震荡周期就是：从起始点开始算，又震荡到起始点。两个反相器，相当于没变；5个0.2nsday21.

杰之行·2023-10-13 03:56

FPGA/数字IC实用笔试面试刷题汇总

波形对比比较好用，全部是Verilog编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki/Main_Page（2）牛客刷题：Verilog刷题，加上FPGA

DengFengLai123·2023-10-13 03:54

FPGA数字IC的Verilog刷题解析基础版03——奇偶校验（奇偶检测）

1.题目用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。`timescale1ns/1nsmoduleodd_sel(input[31:0]bus,inputsel,outputcheck);//*************code***********// //*************code***********//en

DengFengLai123·2023-10-13 03:54

FPGA/数字IC秋招笔试面试005——CDC跨时钟域处理（2022届）【多bit】【异步FIFO】【握手】

多bit跨时钟域（大疆2020数字芯片）下列关于多bit数据跨时钟域的处理思路，错误的有（）A.发送方给出数据，接收方用本地时钟同步两拍再使用；B.发送方把数据写到异步fifo，接收方从异步fifo里读出；C.对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制；D.发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据。答案：A解析：多bit跨时钟域不能简单使用打两拍

DengFengLai123·2023-10-13 03:53

2020年vivo数字IC设计/芯片设计笔试题解析（1）

PDF版可在【FPGA探索者】公众号回复【vivo笔试1】获取。