UVM

[UVM] ral model 中的write和read

taskwrite&read：virtualtaskwrite(outputuvm_status_estatus,inputuvm_reg_data_tvalue,inputuvm_path_epath=UVM_DEFAULT_PATH
lbt_dvshare·2020-07-09 18:33

VPI step by step(1)

或者直接使用UVM自带现成的DPIlib,已经可以满足不少需求。然后类似C与汇编的关系，VPI更接近与底层Verilog与C的交互，可以很容易的取得各
seabeam·2020-07-08 04:17

UVM助力实现方案来啦！

摘要虽然UVM寄存器抽象层支持功能覆盖率的收集，但是，对于复杂的寄存器访问场景，现有的元素显得并不充分。
路科验证·2020-07-07 16:15

基于UVM验证RISC-V处理器-黄金预测模型和配置层

rockeric.com译者喵注：这篇文章大致可以分成两个部分：第一部分叙述了RISC-V指令集架构的灵活性，指出此指令集依靠其基本指令集及多种扩展指令集的组合，可以实现几十种RISC-V处理器核，常规的验证流程已不可用，顺势提出Codasip公司的自动化设计流程，高度的自动化流程省时省力，同时设计灵活的配置层应对RISC-V的灵活性，致力于覆盖RISC-V处理器的所有组合。第二部分主要阐述了Co
liubin1222·2020-07-07 14:50

[UVM] uvm_create与type_id::create

最近有遇到以下场景：在sequence中doitem的方法如下，而不是直接用uvm_do:req=packet::type_id::create("req");req.randomize();`uvm_send
lbt_dvshare·2020-07-07 13:06

UVM——部分继承组件源码

文章目录1.uvm_driver2.uvm_monitor3.uvm_agent4.uvm_scoreboard5.uvm_subscriber(coverage)6.uvm_env7.uvm_test
Mr.翟·2020-07-06 06:48

UVM平台搭建

随笔：UVM平台.pdf(550.07KB)下载次数:852015-4-116:33下载消耗资产1信元下载支出-1信元（贴出来的东西，图片显示不了，pdf是对应的详细教程）也许平台不是很难，但是网上没有
易水寒江·2020-07-05 18:09

VerilogHDL常用的仿真知识

现在验证大多是基于UVM平台写的systemverilog，然而我并不会sv，不过我会使用verilog进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。
YOYO--小天·2020-07-05 14:25

数字集成电路设计-18-UVM

引言UVM（UniversalVerificationMethodology）可以理解为形而上的东西，可以理解为是基于Systemverilog的一个库，提供一些API调用。
Rill·2020-07-05 10:06

UVM验证培训——多功能UVM scoreboard方案

路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训UVM对于IC验证工作的贡献众所周知
liubin1222·2020-07-04 22:55

FPGA测试环境转型篇之一：为什么需要转型？

距离红宝书的出版已经过去12个月了，距离书中18章的最后更新SV及UVM高级话题篇之五（终）：OVM与UVM的混合仿真也已经过去18个月了，除了平时在思考和开发一些方法学原型，路桑也积累了一些案例，可以继续做成新的章节
liubin1222·2020-07-04 22:55

可重用的UVM验证结构

路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训引言用SystemVerilog和UVM
liubin1222·2020-07-04 22:55

如何有效而正确的使用继承和多态性？

在本文中，使用示例说明了如何有效而正确的使用继承和多态性，为应用通用验证方法学（UniversalVerificationMethodology，UVM）流程做准备。OOP是行之有效的软件代
liubin1222·2020-07-04 22:23

uvm的config机制举例

为了增强uvm环境的可复用性，通过外部的参数配置，在环境在创建组件之前就已经实现资源的配置。这些都是通过uvm机制中的uvm_config_db配置类实现的。
April ending·2020-07-02 09:51

Modelsim下uvm环境搭建

完成下载和安装，在安装文件夹中可以看到uvm-1.1d，这是我们使用的uvm版本。在uvm-1.1d/win64下有uvm_dpi.dll文件，这是已经编译过的uvm库。2.编写文件以“h
apple^?·2020-07-01 17:19

irun ， vcs 调用UVM 的方法

irun:A:1,下载UVM,设置环境变量$UVM_HOME;2,irun-uvm_home$UVM_HOMEmy_file.svB:irun-uvmmy_file.svVCS:A:1,下载UVM,设置环境变量
zhuzhiqi11·2020-06-30 17:05

uvm实战例子2.2.4(linux+vcs)

测试文件dutmoduledut(clk,rst_n,rxd,rx_dv,txd,tx_en);inputclk;inputrst_n;input[7:0]rxd;inputrx_dv;output[7:0]txd;outputtx_en;reg[7:0]txd;regtx_en;always@(posedgeclk)beginif(!rst_n)begintxd<=8'b0;tx_en<=1'b
wuzhouqingcy·2020-06-29 21:56

UVM实战的例子在linux+vcs中编译

首先top_tb.sv中，将`timescale1ns/1ps注释掉，添加`include"dut.sv"，代码如下//`timescale1ns/1ps//注释掉`include"uvm_macros.svh"importuvm_pkg
wuzhouqingcy·2020-06-29 21:56

uvm_config_db在UVM验证环境中的应用

如何在有效的使用uvm_config_db来搭建uvm验证环境对于许多验证团队来说仍然是一个挑战。
weixin_30675967·2020-06-27 23:57

入门UVM验证方法学

1.验证概述：本质：尽最大可能找出设计的bugFPGA验证类型分为静态验证和动态验证，其中静态验证包括文档审查、代码审查、跨时钟域检查、静态时序分析和逻辑等效性检查（形式验证）;动态验证包括功能仿真、时序仿真和板级验证。这些验证类型实现了FPGA软件的全生命周期覆盖。静态验证一般由测试工具自动完成，人工分析结果，耗时较少;功能仿真、时序仿真需要人工搭建测试平台，编写测试用例，分析仿真结果，耗时占整
Ambitio-Roc.·2020-06-26 01:29

验证工程师需要get技能有那些呢？

1systemverilog,uvm,sva(must)没得说，主流验证语言和方法学，必须掌握不解释。2c/c++(推荐)用来写算法参考模型3脚本语言(must)makefile，shell用来搭建基
DV_JIN·2020-06-23 22:14

IC设计基础系列之芯片设计流程0：一个芯片产品从构想到完成电路设计是怎样的过程？

然后与此（rtl）同时，验证组搭验证环境，编写uvm，ovm，vmm等代码。0.1以后后端介入开始布线。0.9后面积约束基本
Times_poem·2020-06-22 06:32

001_uvm_ralgen_ug(Generating a RAL Model)

生成RALmodel命令：ralgen[options]-ttopname-Idir-uvm{filename.ralf}-ttopnameRALF文件中顶层模块或者系统的名称，生成的RALmodel文件名称为
500强低级工程师·2020-04-10 18:09

UBTC项目近期进展汇总

4、增加uvm字节码assembl
owen_6ef1·2020-03-28 17:34

从命令行获取参数

绿皮书P303，P304$test$plusargs()$value$plusargs()`defineGET_ARG_INT(para,init_val)\begin\uvm_cmdline_processorcmdline_proc
Poisson_Lee·2020-03-26 07:33

UVM实战[二]

本期将讲解UVM环境构成和启动方式。
空白MAX·2020-02-06 13:00

UVM实战[一]

一个新的连载系列，将以一个实际的UVM环境代码讲解的使用、机制等，更新周期会比较长。文件说明分享的文件是我个人和同学在参加复微杯大学生电子设计大赛中所完成的设计。
空白MAX·2020-02-06 12:00

seqr和drvr的连接

foreverbeginseq_item_port.get_next_item(req);.........seq_item_port.item_done();enduvm_driver中有一个派生自uvm_seq_item_pu
Poisson_Lee·2020-02-02 01:36

003_uvm_ralgen_ug(Register and Memory Specification)

RegisterAbstractionLayerFile（RALF）用于指定设计中所有的寄存器和存储器。在RAL中，一个设计是一个block或者一个system。最小的可被验证的功能单元是block。system是由多个block或者多个subsystem组成的。在一个RALF描述中，最顶层的结构可以是block或者system，但至少要有一个block描述。system包含subsystems和
500强低级工程师·2019-12-30 20:11

156、第三十二章 所谓极致，就在于这点点滴滴——小谷之于江海

https://mp.weixin.qq.com/s/uVM_Oe0o5XFZYD6kh9uvvg各位朋友大家好，今天我们接着来聊《道德经》，第三十二章。
小雯同学Echo·2019-12-21 01:59

Ral常见问题解决

通过ral_model.reg/mem.read()/write()发起一个访问请求，在adapter里收到的uvm_reg_bus_op有多个，也就是总线上看到的是多个请求，这是因为访问请求的数据宽度大于总线宽度
500强低级工程师·2019-10-31 07:08

一个简单的UVM验证平台

2.1验证平台的组成2.1.1.何谓验证平台何谓验证平台？验证最基本的目的在于测试DUT的正确性，其最常使用的方法就是给DUT施加不同的输入(激励)，所以一个验证平台最重要的的功能在于产生各种各样不同的激励，并且观测DUT的输出结果，把此结果与期望值比较一下，判断DUT的正确性。注意，这里出现了一个词：期望值。什么是期望值？比如我们的DUT是一个加法器，那么当我们输入1+1时，我们期望DUT输出是
bleauchat·2019-08-16 20:36

NVIDIA NVML Driver/library version mismatch

lsmod|grepnvidia比如出现下面4个：nvidia_uvm6348808nvidia_drm532
Hungryof·2019-08-11 21:24

《UVM实战》——2.3节为验证平台加入各个组件

t=t1本节书摘来自华章社区《UVM实战》一书中的第2章，第2.3节为验证平台加入各个组件，作者张强，更多章节内容可以访问云栖社区“华章社区”公众号查看2.3为验证平台加入各个组件2.3.1加入transaction
Daniel雨林·2019-08-05 14:34

[UVM]通過RAL Test來驗證APB_WR與APB_RD PORT

在驗證寄存器的過程中，同時也驗證了BUS是否能通，APBPORT是否都對。比如有時候會給Modul留2套甚至更多的APB接口，有些只能做Write，有些只能做Read，有些Read與Write都可以。那麼怎麼去驗證這種場景呢？下面提供一種方法作為參考：1、怎麼從testlist中傳遞參數到Bench呢？例如我們可以透過testlist來選擇現在是驗APB_RDPORT還是驗APB_WRPORT。/
gsithxy·2019-07-29 08:50

【修改】基于modeltech64_10.4的UVM+System Verilog验证CRC7循环冗余校验

先拷贝大牛们的例子：https://www.cnblogs.com/bettty/p/5285785.htmlAbstract本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑
一代程序码农·2019-07-25 16:44

nvidia-uvm: Loaded the UVM driver in 8 mode, major device number 237

做神经网络的训练的时候，GPU报错nvidia-uvm:LoadedtheUVMdriverin8mode,majordevicenumber237然后重启电脑，进入原始的bios。
boyStray·2019-07-11 23:23

uvm sequence/sequencer example

命令：vcs-full64-sverilog-timescale=1ns/1ps-R-ntb_optsuvm-1.1uvm_seq_exam.svimportuvm_pkg::*;`include"uvm_macro.svh"typedefseq0
Poisson_Lee·2019-07-08 10:44

UVM极简教程

UVM(universalverificationmethod)作为通用验证方法学，解决了什么问题？验证平台的规范化验证环境包括激励输入和输出数据的比对。
南方铁匠·2019-06-21 17:38

centos7从零开始安装VCS2016以及运行UVM-1.1a

@TOCcentos7从零开始安装VCS2016以及运行UVM-1.1a#前期准备1）centos764位系统2）scl11.93）VCS2016艰辛历程前前后后持续了大概半个月时间。
didazhang·2019-06-20 14:11

【UVM】include_coverage not located message

debug發現在createralmodel時引入的if(uvm_xxx_ral_model==null)beginuvm_xxx_ral_model=ral_uvm_xxx::type_id::create
lbt_dvshare·2019-04-30 10:13

UVM学习之：UVM库中常用方法总结

UVM库中常用方法总结1.UVM-1.2库中常在基类中定义返回扩展类对象的方法类的预定义，在定义基类时有时候需要用到将来所定义的扩展类，此时需要进行类的预定义，如以下类并没有真正被定义：预定义的类可被基类的方法使用从而返回一个类的对象
254、小小黑·2019-04-22 14:37

UVM学习之：uvm_object类

uvm_object类是所有UVM数据以及层次结构的基类，其主要的角色是定义一系列的方法，比如一些公共的操作：create(),copy(),compare(),print(),record()等。
254、小小黑·2019-04-15 18:52

The UVM Primer -- chapter 23 UVM Sequence

chapter23UVMSequence此前，我们通过tester/put&getport/driver将激励和测试平台分割开来，但是我们并没有将datastimulus从structure中分离出来。tester需要创建新的transaction，并将其送至测试平台，这意味着tester需要选择transaction的顺序，并经其送至测试平台。我们可以通过overridetransactiont
我不是悍跳狼丶·2019-04-03 23:46

UVM启动shell脚本:example

文件内容如下：if[-z"需要检测的环境变量"];thenecho"Uneedtoset..."exit1elseset-xexportPROJECT_HOME=“工程目录”rm-rf"每次启动仿真生成的一些临时文件"gcc-m64-fPIC-shared-Bsymbolic-oC_dpi.soC_dpi.c-I"要查找的第一个头文件目录"vcs*.so+vcs+lic+wait-sverilog
ZYZ_DIDO·2019-03-01 16:08

[SV]SystemVerilog中randomize() with{}注意事項

若果相同，求解器會認為兩邊是一樣的，導致約束不生效，例如：classdma_seqextendsuvm_sequence#(dma_trans); bit[39:0]     addr; `uvm_do_with
gsithxy·2019-02-22 09:03

UBTC项目9月份最新进展

研发：1、UVM的gc模块剥离实现；2、实现Kotlin和C#版token合约模板；3、UVM
amigocc·2018-09-03 19:46

UBTC项目进展-2018.8.27～9.02

UBTCElectrum轻钱包最新版v3.3.1已开放下载UBTCQT/Core钱包最新版v2.2.0.4已开放下载研发：1、UVM
bibitalk·2018-09-03 15:40

UBTC项目进展-2018.5.21～5.27

研发：1、UBTC合约和POW+POS功能合并后继续测试和BUG修复；2、UBTCElectrum客户端对POS的支持；3、UBTC合约java编译器gjavac优化减少生成uvm字节码大小；4、实现ace
bibitalk·2018-05-28 13:23

Docker环境运行tensorflow

看起来似乎和主机没什么区别...1进入Docker并打开Jupytersudonvidia-dockerrun-p8888:8888--privileged=true--device/dev/nvidia-uvm
chenxi1900·2018-05-20 00:00
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