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Verilog编程练习
Python
编程练习
题及解析(49题)
1.打印Hello,World!题目:打印字符串"Hello,World!"。解析:print("Hello,World!")2.计算两个数的和题目:计算两个数a和b的和。解析:a=5b=3print(a+b)3.判断奇偶性题目:判断一个数是否为偶数。解析:num=4ifnum%2==0:print(f"{num}是偶数")else:print(f"{num}是奇数")4.列表反转题目:反转一个列
Selina .a
·
2025-01-21 23:35
python教程
python
开发语言
算法
C语言编程数据结构
编程练习
-顺序栈的操作
#define_CRT_SECURE_NO_WARNINGS#include#include#include#include#include#defineMAX_SIZE20//通过数组的方式创建顺序栈出栈,入栈等操作typedefintelementType;typedefstructstack{elementTypedata[MAX_SIZE];inttop;//栈顶intbottom;//栈
墨楠。
·
2025-01-21 00:59
#
C
语言数据结构研习汇
C
c语言
数据结构
开发语言
自己动手写CPU - 1
电脑,手机,单片机,都有一个核心部件:CPU.今天开始学
verilog
,就尝试一下动手写一个可以工作的CPU.目标就是可以计算从1加到10等于几?
qq85058522
·
2025-01-20 19:47
自己动手写CPU
fpga开发
【自用】
Verilog
笔记
一、语法1、模块moduletest(A,B,C,D,F1,F2);//test为模块名inputA,B,C,D;//输入端口,默认为wire类型信号,一般都是wireoutputF1,F2;//输出端口,默认wirewireF1;//连线reg[2:0]F2;//3bit寄存器endmodulemoduletop_module(inputa,inputb,outputout);//模块实例化语法
QCCX_bY
·
2025-01-20 18:01
笔记
[Mac + Icarus
Verilog
+ gtkwave] Mac运行
Verilog
及查看波形图
目录1.MAC安装环境1.1Icarus
Verilog
编译1.2gtkwave查看波形2.安装遇到的问题2.1macOScannotverifythatthisappisfreefrommalware2.2gtkwave-binisnotcompatiblewithmacOS14orlater3
Xminyang
·
2025-01-18 05:52
Mac
VerilogHDL
macos
verilog
Verilog
中阻塞赋值和非阻塞赋值的区别?
阻塞赋值“=”对应组合逻辑电路赋值(无存储功能,立即赋值),并且会阻塞后面的赋值操作,非阻塞赋值“<=”对应时序逻辑电路赋值(有存储功能),所有非阻塞赋值操作在同一时刻进行赋值。下面分别通过vivado综合不同情况赋值的代码。第一种:在时序逻辑电路中使用阻塞赋值,通过综合后的电路可以看出非阻塞赋值综合出来的电路时立即执行赋值操作,和组合逻辑电路特性一致,无缓存功能,out_o直接被优化掉了。alw
张小侃
·
2025-01-18 03:01
数字IC知识
fpga
硬件
FPGA
Verilog
阻塞赋值和非阻塞赋值
阻塞赋值和非阻塞赋值的区别阻塞赋值阻塞赋值(=)必须是阻塞赋值完成后,才进行下一条语句的执行;赋值一旦完成,等号左边的变量值立即变化。串行,立即生效。如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。可能会产生意想不到的结果。非阻塞赋值非阻塞赋值(<=),在赋值开始时计算表达式右边的值,在本次仿真周期结束时才更新被赋值变量,即赋值不是立即生效的;非阻塞赋值允许块中其他语句
杭州秃头程序猿
·
2025-01-18 02:57
fpga开发
嵌入式硬件
分频器code
不管是分频还是倍频,都通过PLL实现或者用
verilog
描述实现。我们用ver
一条九漏鱼
·
2025-01-18 02:24
verilog开发实战指南
fpga开发
verilog
中的阻塞赋值和非阻塞赋值的仿真
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、阻塞赋值语句二、非阻塞赋值语句总结前言
Verilog
中的赋值语句类型主要分为两类,阻塞赋值语句和非阻塞赋值语句,关于赋值赋值语句和非阻塞赋值语句的区别
DL_Zl
·
2025-01-18 01:18
Verilog数字电路设计
verilog
systemverilog
C语言数据结构
编程练习
-用指针创建顺序表,进行创销和增删改查操作
使用多文件进行编程main.c文件#include"02.h"intmain(){fn2();return0;}02.h头文件#pragmaonce#define_CRT_SECURE_NO_WARNINGS#include#include#include#defineMAX_NUMBER100typedefintelememtType;//elememt:元素typedefstructorder
墨楠。
·
2025-01-17 01:47
#
C
语言数据结构研习汇
C
c语言
数据结构
数据库
(179)时序收敛--->(29)时序收敛二九
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛二九(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)
FPGA系统设计指南针
·
2024-09-16 07:32
FPGA系统设计(内训)
fpga开发
时序收敛
(180)时序收敛--->(30)时序收敛三十
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛三十(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(158)时序收敛--->(08)时序收敛八
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛八(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)、
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(159)时序收敛--->(09)时序收敛九
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛九(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)、
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(160)时序收敛--->(10)时序收敛十
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛十(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)、
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
时序收敛
(153)时序收敛--->(03)时序收敛三
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛三(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)、
FPGA系统设计指南针
·
2024-09-16 07:01
FPGA系统设计(内训)
fpga开发
时序收敛
(121)DAC接口--->(006)基于FPGA实现DAC8811接口
1目录(a)FPGA简介(b)IC简介(c)
Verilog
简介(d)基于FPGA实现DAC8811接口(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL
FPGA系统设计指南针
·
2024-09-16 07:01
FPGA接口开发(项目实战)
fpga开发
FPGA
IC
FPGA复位专题---(3)上电复位?
1目录(a)FPGA简介(b)
Verilog
简介(c)复位简介(d)上电复位?
FPGA系统设计指南针
·
2024-09-16 07:31
FPGA系统设计(内训)
fpga开发
(182)时序收敛--->(32)时序收敛三二
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛三二(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)
FPGA系统设计指南针
·
2024-09-16 07:29
FPGA系统设计(内训)
fpga开发
时序收敛
算法笔试-
编程练习
-好题-05
【题目类型:动规+双指针】题目内容有N个基站采用链式组网,按照从左到右编码为1到N编号。已知定义“业务”概念为三元组(基站起始编号,基站结束编号,利润),意味着需要占据基站起始编号到基站结束编号的所有基站,打通信号流,可以获得对应利润。现在外部存在多个“业务"需求待接纳,但基站使用具有排他性,也就是说一旦某一个业务占据某个基站,其他业务不可以再使用此基站。那么接纳哪些业务需求,可以使得利润最大化?
Glen 997
·
2024-09-15 18:23
大厂校招-编程集训
算法
动态规划
双指针
算法笔试-
编程练习
-好题-04
题目:堆盒子礼盒大小不同,我们玩堆盒子的游戏,怎么堆盒子使得堆出的高度最高,每个礼盒的大小由长、宽、高表示,堆盒子的时候要求下面的盒子长、宽、高都必须大于上面的盒子,不包含等于。高度为堆出的礼盒的所有高度的总和。输入描述输入的第一行是礼盒的个数N,接下来输入N行,每行表示每个礼盒的长、宽、高。礼盒的数量不超过1000个,每个盒子的长、宽、高取值范围为1~10。输出描述输出一行,输出能堆出盒子的最高
Glen 997
·
2024-09-15 17:47
大厂校招-编程集训
算法
大厂笔试
动态规划
堆盒子
Quartus sdc UI界面设置(二)
1.在Quartus软件中,导入
verilog
设计之后,打开Tools/TimeQuestTimingAnalyzer界面大致分为上下两部分,上半部分左侧显示Report、Tasks,右侧显示欢迎界面;
落雨无风
·
2024-09-15 10:49
IC设计
fpga
fpga开发
Python教程:面向对象
通过实际
编程练习
和项目,学生将提高他们的编程技能,学会设计和实现面向对象的解决方案。面向对象编程是在面向过程编程的基础上发展来的,它比面向过程编程具有更强的灵活性和扩展性。
无敌开心
·
2024-09-14 22:24
python
开发语言
牛客
Verilog
语法刷题Day 1
校验器的输入是由原始数据位和校验位组成对于奇偶校验,若合法编码中奇数位发生了错误,也就是编码中的1变成0或0变成1,则编码中1的个数的奇偶性就发生了变化,从而可以发现错误,但不能检测出是哪些位出错。对于一个设置为50MHz的移位寄存器,把16左移到128,需要()nsA.30B.40C.50D.60本题答案选D,从16到128需要3位,50MHz的时钟为20ns,移动3位则为60ns时间(s)=1
SAChemAdvance
·
2024-09-13 03:47
刷题
fpga开发
Java语言程序设计基础篇_
编程练习
题18.24 (将十六进制数转换为十进制数)
代码示例
编程练习
题18_24ConvertHexadecimalToDecimal.javapackagechapter_1
2301_78998594
·
2024-09-13 03:15
第十八章-Java基础篇习题
java
开发语言
学习
连续发送多个数据(uart串口RS232协议/
verilog
详细代码+仿真)
写在前言以下内容详细源文件,已经上传个人主页资源,需要自取~目录写在前言需求分析UART简介整体架构流程小结需求分析使用串口(rs232协议)间隔1s连续发送16byte的数据。由于每次发送的数据只有8bit,16byte=128bit,所以要发送16帧。UART简介这里实验所使用的参数有:rs232通信协议+9600bps+quartus18.0+modelsim2020异步通信:UART是一种
勇敢牛牛(FPGA学习版)
·
2024-09-12 22:45
fpga开发
嵌入式硬件
matlab
智能硬件
java头歌-JDBC基础
编程练习
第1关:JDBC更新员工密码packagestep1;importjava.sql.*;publicclassUpdatePass{//修改数据publicstaticvoidupdateDB(){/*********Begin*********///第一步:加载驱动try{Class.forName("com.mysql.jdbc.Driver");}catch(ClassNotFoundExc
To Shine
·
2024-09-12 13:47
头歌
java
开发语言
头歌
第11周作业---HLS编程环境入门
目录HLS概念HLS是什么HLS与VHDL/
Verilog
有什么关系?
pss_runner
·
2024-09-08 09:41
Java语言程序设计基础篇_
编程练习
题**17.21 (十六进制编辑器)
代码示例
编程练习
题17_21HexEditor.javapackagechapter_17;importjava.io.Buf
2301_78998594
·
2024-09-07 20:11
第十七章-Java基础篇习题
java
编辑器
开发语言
学习
前端
VCS简介
1.2.1关于VCSVCS是
Verilog
CompiledSimulator的缩写。VCSMX®是一个编译型的代码仿真器。
XtremeDV
·
2024-09-07 08:14
VCS快速实战指南
vcs 入门
vcs即
verilog
compilesimulator支持
verilog
,system
Verilog
,openvera,systemC等语言,同时也有代码覆盖率检测等功能。
hemmingway
·
2024-09-07 07:36
Xilinx/FPGA
Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现
2、RTL分析(RTLanalysis)一般来讲,通常的设计输入都是
Verilog
、VHDL或者System
Verilog
等硬件描述语言HDL编写的文件,RTL分析这一步就是将HDL语言转化成逻辑电路图的过程
2401_84185145
·
2024-09-05 23:38
程序员
fpga开发
Verilog
2. C语言3. 数组4. 关键词5. 模块
###5.2.4
Verilog
数组VSC语言数组####
Verilog
数组在
Verilog
语言中,数组通常被称作内存。
行者..................
·
2024-09-05 10:41
c语言
fpga开发
开发语言
FPGA
(170)时序收敛--->(20)时序收敛二十
1目录(a)FPGA简介(b)
Verilog
简介(c)时钟简介(d)时序收敛二十(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)
FPGA系统设计指南针
·
2024-09-03 13:50
FPGA系统设计(内训)
fpga开发
时序收敛
初识
Verilog
Verilog
综述:类C,并行,自顶向下,硬件描述语言,VHDL,
Verilog
HDL。VHDL,
Verilog
HDL,两种不同描述语言。
Verilog
语言(并行,硬件)类似C语言(串行,软件)。
栀栀栀
·
2024-09-02 08:27
笔记
Verilog
刷题笔记31
题目:Supposeyouaredesigningacircuittocontrolacellphone’sringerandvibrationmotor.Wheneverthephoneneedstoringfromanincomingcall(),yourcircuitmusteitherturnontheringer()orthemotor(),butnotboth.Ifthephoneis
十六追梦记
·
2024-09-01 01:43
笔记
编程练习
题目集【目录】
所有负面情绪都源于你的弱小,唯有强大自己才能够百毒不侵。文章目录一、PTA1.练习(1)中国大学MOOC-陈越、何钦铭-数据结构-起步能力自测题(2)DataStructuresandAlgorithms(English)(3)数据结构与算法题目集(中文)(4)团体程序设计天梯赛-练习集(5)基础编程题目集①函数题②编程题2.考试(1)PAT(BasicLevel)Practice(中文)(2)P
绯樱殇雪
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2024-08-30 12:40
目录
PTA
c++
java
pat考试
自测-5 Shuffling Machine【PTA】
文章目录题目输入格式输出格式输入样例输出样例其它要求题解解题思路完整代码
编程练习
题目集目录题目 Shufflingisaprocedureusedtorandomizeadeckofplayingcards.Becausestandardshufflingtechniquesareseenasweak
绯樱殇雪
·
2024-08-30 12:35
PTA
pat考试
c++
C Primer Plus
编程练习
11.9
编写一个函数,把字符串中的内容用其反序字符串代替。在一个完整的程序中测试该函数,使用一个循环给函数提供输入值。黄色警告:Clang-Tidy:Narrowingconversionfrom'unsignedlonglong'tosignedtype'int'isimplementation-defined
青禾子的夏
·
2024-08-29 17:33
c语言
Quartus网盘资源下载与安装 附图文安装教程
Quartus支持多种编程语言,包括VHDL、
Verilog
等,并具有丰富的功能和工具库,可满足不同级别、不同规模的数字电路设计需求。收藏的Quartus安装包
学习天使Alice
·
2024-08-29 10:20
fpga开发
学习
Verilog
刷题笔记59
题目:Exams/m2014q6c解题:moduletop_module(input[6:1]y,inputw,outputY2,outputY4);assignY2=y[1]&w==0;assignY4=(y[2]&w==1)|(y[3]&w==1)|(y[5]&w==1)|(y[6]&w==1);endmodule结果正确:注意点:起初,我的代码有错误,代码如下:moduletop_modul
十六追梦记
·
2024-08-29 04:38
笔记
Verilog
刷题笔记62
题目:Exams/review2015fancytimerThisisthefifthcomponentinaseriesoffiveexercisesthatbuildsacomplexcounteroutofseveralsmallercircuits.Youmaywishtodothefourpreviousexercisesfirst(counter,sequencerecognizerF
十六追梦记
·
2024-08-29 04:38
笔记
fpga开发
Verilog
刷题笔记60
题目:Exams/2013q2bfsmConsiderafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy,whichcomefromthemotor,andproducesoutputsfandg,whichcontrolthemotor.Thereisalsoaclockinputcalledclk
十六追梦记
·
2024-08-29 04:35
笔记
fpga开发
verilog
中简单的one-hot 状态机转换
简单的one-hot状态机转换one-hot编码
verilog
中写法one-hot编码0001001001001000如上例每次只有1个bit位置high其余low的状态叫one-hot,相反只有1个bitlow
Lambor_Ma
·
2024-08-27 22:14
verilog
数字
verilog
中 blocking assignment 和non-blocking assignment的区别(阻塞赋值和非阻塞赋值的区别)
阻塞赋值与非阻塞赋值:1.阻塞赋值“=”(组合逻辑电路),非阻塞赋值“<=”(时序逻辑电路);2.
Verilog
模块编程的8个原则:(1)时序电路建模时,用非阻塞赋值。
Lambor_Ma
·
2024-08-27 22:14
verilog
数字
verilog
中 case写法避免写default的巧妙写法
always@(*)beginout='1;//'1isaspecialliteralsyntaxforanumberwithallbitssetto1.//'0,'x,and'zarealsovalid.//Iprefertoassignadefaultvalueto'out'insteadofusinga//defaultcase.case(sel)4'h0:out=a;4'h1:out=b;
Lambor_Ma
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2024-08-27 22:14
verilog
数字
SOC学习历程概述
2、熟练掌握
verilog
语言。3、对于计算机组成原理,体系结构有一
weixin_30376509
·
2024-08-27 18:52
操作系统
嵌入式
运维
Verilog
HDL运算符及其优先级
运算符功能优先级别!、~反逻辑、位反相高*、/、%乘、除、取模∨+、-加、减∨>左移、右移∨、>=小于、小于等于、大于、大于等于∨==、!=、===、!==等、不等、全等、非全等∨&按位与∨^、^~按位逻辑异或和同或∨|按位逻辑或∨&&逻辑与∨||逻辑或∨?:条件运算符,唯一的三目运算符,等同于if-else低
蒋楼丶
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2024-08-26 23:53
FPGA
fpga开发
verilog
随机数的用法
1、$random%b表示(-b+1):(b-1)中的随机数2、{$random}%b表示0:(b-1)中的随机数3、产生一个在min,max之间随机数rand=min+{$random}%(max-min+1);
白开水不甜
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2024-08-25 03:38
verilog程序设计
FPGA工程师成长路线(持续更新ing,欢迎补充)
一、开发能力1、FPGA基础知识(1)数电基础知识逻辑门锁存器触发器进制码制状态机竞争与冒险
verilog
语法(2)FPGA片上资源可配置逻辑块嵌入式块RAM时钟管理资源可编程输入输出单元(IOB)丰富的布线资源底层内嵌功能单元
白开水不甜
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2024-08-25 03:05
fpga开发
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