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Linux
Verilog
在
verilog
中保留chisel中的注释
Howtodeciphercommentsingenerated
Verilog
fromchisel?
斐非韭
·
2024-02-06 13:49
chisel
fpga开发
带有同步清0、同步置1的D触发器模块描述及其Testbench测试
1、
Verilog
描述具有有异步清0、异步置1的D触发器//同步复位、置位D触发器模块描述moduleD_synctrigger(clk,rst,set,D,Q);inputclk,rst,set,D;
shuidetiankong
·
2024-02-06 11:44
FPGA学习
D触发器
同步复位置位D触发器
Verilog
【芯片设计- RTL 数字逻辑设计入门 6 -- 带同步复位的D触发器 RTL实现及testbench 验证】
文章目录带同步复位的D触发器
Verilog
代码testbench代码编译及仿真问题小结带同步复位的D触发器同步复位：复位只能发生在在clk信号的上升沿，若clk信号出现问题，则无法进行复位。
CodingCos
·
2024-02-06 11:12
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
system
verilog
宏定义 `define
define宏的介绍1.1特殊符号`"1.2特殊符号\`\`"1.3特殊符号``2带参数的宏`define2.1带参数宏的使用方法及其存在的问题2.2解决宏定义变量传参的方法总结前言本文主要记录一下system
verilog
hh199203
·
2024-02-06 09:53
systemverilog
systemverilog
宏定义
参数传递
如何理解派生类的构造函数
一、派生类的构造函数当派生类中没有构造函数时，VCS会自动插入一个构造函数new，并执行其父类中的构造函数super.new()；当派生类中有构造函数时，system
verilog
期
hh199203
·
2024-02-06 09:53
systemverilog
构造函数
new
System
Verilog
约束随机（二）
文章目录前言一、System
Verilog
约束随机1.1集合操作setmembership1.2权重约束weightedconstraints1.3队列约束arrayconstranint1.4条件约束
hh199203
·
2024-02-06 09:21
systemverilog
systemverilog
随机约束
基于QuartusII的
verilog
数字时钟设计
基于QuautusII的
Verilog
数字时钟设计（1）基本功能①显示年、月、日、星期、时、分，秒，是否为闰年（只有校对生效情况时间可以不连续）；②定时与闹铃：到设定的时间（选择周一至周末或具体日期）进行报警
小白努力中@
·
2024-02-06 08:46
爱好
quartus
verilog
数字时钟
正常显示及调教时间
【
Verilog
HDL设计】基于FPGA的HDMI协议实现v0.1
1协议简介HDMI协议常见用的有v1.4v2.0v2.1等版本，后两个版本基于v1.4版本发展而来，要想深入学习HDMI协议，从v1.4版本开始更容易上手。关于HDMIv1.4的协议内容，网上已经有很多前辈作了详细介绍，例如博主“芒果木有籽”的这篇“HDMI1.4协议详解”就讲解的很细致。但毕竟在一篇或者几篇博文中想要把一个协议没有遗漏的展现出来是非常困难的。更详细的协议内容协议详见《High-D
蚂蚁cd
·
2024-02-06 08:16
fpga开发
Vivado开发FPGA使用流程、教程
verilog
（建立工程、编译文件到最终烧录的全流程）
目录一、概述二、工程创建三、添加设计文件并编译四、线上仿真五、布局布线六、生成比特流文件七、烧录一、概述vivado开发FPGA流程分为创建工程、添加设计文件、编译、线上仿真、布局布线（添加约束文件）、生成比特流文件、烧录等步骤，下文将按照这些步骤讲解vivado从创建工程到程序烧录到FPGA里如何操作。二、工程创建打开Vivado软件后，出现下图：上图选择creatproject后，出现下图：上
xingxing点灯
·
2024-02-06 08:11
vivado
fpga开发
开发语言
【友晶科技】基于FPGA的贪吃蛇游戏设计（八）——状态机设计
1.状态机理论知识
Verilog
语言可以依靠不同的always语句块实现硬件电路的并行执行，但在实际工程中，不仅需要并行执行电路，偶尔也会遇到需要串行执行的电路。
Terasic友晶科技
·
2024-02-06 07:35
DE10-Standard
DE1-SOC
DE2-115
fpga开发
科技
游戏
1位全加器设计—— 原理图与VHDL设计初步
文章目录一、实验背景二、实验过程总结一、实验背景通过1位全加器的详细设计，掌握原理图输入以及
Verilog
的两种设计方法二、实验过程实验软件：quartusII13.0modelslimse10.2实验硬件
贪睡的小孩
·
2024-02-06 07:03
基于FPGA的图像最近邻插值算法
verilog
实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入matlab显示图片，效果如下：2.算法运行软件版本vivado2019.2，matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801:51:45
简简单单做算法
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2024-02-06 07:01
Verilog算法开发
#
图像算法
matlab
fpga开发
图像最近邻插值
一位全加器的设计与实践
目录认识全加器半加器一位全加器输出原理图实现一位加法器创建工程半加器原理图输入全加器原理图输入
Verilog
实现一位加法器下载测试总结参考文章认识全加器半加器半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路
小艺的小依
·
2024-02-06 07:00
linux
开发语言
嵌入式硬件
fpga开发
FPGA编程入门——实现一位全加器
然后通过4个1位全加器的串行级联，完成一个4位全加器的原理图设计；再改用
Verilog
编程（3种模式：门电路、数据流和行为级描述），完成这个4位全加器设计，并观察
Verilog
代码编译综合
Flydreamss
·
2024-02-06 07:59
fpga开发
Verilog
实现2进制码与BCD码的互相转换
1、什么是BCD码？BCD码是一种2进制的数字编码形式，用4位2进制数来表示1位10进制中的0~9这10个数。这种编码技术，最常用于会计系统的设计里，因为会计制度经常需要对很长的数字做准确的计算。相对于一般的浮点式记数法，采用BCD码，既可保存数值的精确度，又可使电脑免除作浮点运算所耗费的时间。此外，对于其他需要高精确度的计算，BCD编码也很常用。常见的BCD码有很多种形式，比如8421码、242
单刀FPGA
·
2024-02-06 05:39
FPGA设计与调试
fpga开发
Verilog
xilinx
altera
IC
2019年需要学习的专业知识
编程语言数据结构算法分析与实现中级知识编译器原理操作系统网络编程高级知识Linux内核源码分析硬件知识体系结构基础知识电路知识模拟电路数字电路计算机组成原理处理器体系架构实现应用性知识PCB设计芯片设计（
Verilog
大道而至简
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2024-02-05 15:13
16-
Verilog
实现二线制I2C CMOS串行EEPROM的读写操作
Verilog
实现二线制I2CCMOS串行EEPROM的读写操作1，二线制I2CCMOS串行EEPROM的简单介绍2，I2C总线特征介绍3，二线制I2C、CMOS串行EEPROM的读写操作4，EEPROM
向兴
·
2024-02-05 12:14
Verilog数字系统设计教程
数字芯片Verilog设计
13-设计可综合状态机的指导原则，本文对于
Verilog
设计方法学至关重要！
设计可综合状态机的指导原则1，组合逻辑电路设计1.1，8位带进位端的加法器模块设计1.1.1，RTL代码设计1.1.2，tb测试信号1.1.3，生成原理图1.1.4，SIM输出波形1.2，指令译码模块设计1.2.1，RTL代码设计1.2.2，tb测试代码1.2.3，生成原理图1.2.4，SIM输出波形1.3，利用task和电平敏感的always块设计经比较后重组信号的组合逻辑1.3.1，RTL代码
向兴
·
2024-02-05 12:44
Verilog数字系统设计教程
fpga开发
Verilog前端设计
Verilog
task使用说明
任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。下面对任务与函数的区别进行概括：比较点函数任务输入函数至少有一个输入，端口声明不能包含inout型任务可以没有或者有多个输入，且端口声明可以为inout型输出函数没有输出任务可以
一只迷茫的小狗
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2024-02-05 12:44
fpga开发
Verilog
中 task 的语法，及使用 task 来完成模块的 testbench
概述
Verilog
中的task是一种不可综合的语法，它既提供了从不同位置执行公共过程的能力（因为这样可以实现代码共享），也提供了把大过程切分成小过程的能力（因为小过程更便于阅读和调试）。
McEv0y
·
2024-02-05 12:44
Verilog
task2：
Verilog
编写的设计模块在模块内部直接调用task
Verilog
编写的设计模块在模块内部直接调用task1，概念2，模块设计2.1，RTL设计2.2，tb测试代码2.3，sim仿真输出参考文献：1，练习七-在
Verilog
中使用任务task1，概念在模块设计中
向兴
·
2024-02-05 12:43
fpga开发
Verilog语法
【chisel】 环境，资料
sbt下载的过程中报错；[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况，问题Chisel，说爱你不容易Chisel相较于
verilog
斐非韭
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2024-02-04 19:04
chisel
fpga开发
#
Verilog
FPGA实现乐曲演奏电路
FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426
tz+
·
2024-02-04 15:45
FPGA
Verilog
「HDLBits题解」CS450
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Cs450/timer-HDLBitsmoduletop_module
UESTC_KS
·
2024-02-04 14:05
HDLBits
题解
fpga开发
Verilog
silvaco smartspice自学心得之一
我下载silvaco学习的原因有三点：建模过程中用到了
verilog
a文件，需要编译和学习语法ADS中加载va文件跑匹配是可以做到的，ICCAP中也很方便就能引用来建模，但是并不能实时编译
verilog
a
yesoili
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2024-02-03 22:59
slivaco学习
TCAD
建模
veriloga
器件建模学习5-
verilog
a文件分析
个人微信wyl2333,已经建立器件建模群，请同行备注。模型来源安捷伦提供的angolov_gan.va模型，请支持正版。1.加载库文件，常数库和数学库2.定义全局变量和函数关系3.定义模型端口，如果要定义三端口，则注释掉上面部分。此时开始定义整个模型，模型以endmodule结束4.定义器件参数并注明参数类型，参数初始值，参数运行范围（作为对外提供模型的接口）一般在//后注明各类参数在模型中起的
yesoili
·
2024-02-03 22:59
器件建模
重温FPGA设计之bcd加法器
verilog
实现
1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:
[email protected]
//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国
·
2024-02-03 13:23
重温FPGA
bcd加法器
verilog代码
FPGA——
verilog
实现加法器（详细）
1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图
verilog
代码：modulehalf_add(a,b,so,co);//半加器inputa,b;/
逃亡的诗
·
2024-02-03 13:22
FPGA
verilog
【FPGA &
Verilog
&Modelsim】 8bitBCD码60计数器
可私信获取整个项目文件8bit即有8位二进制BCD码，全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；常见的BCD码是8421码本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器闲话不多，上代码计数值qout达到60时，cout进位输出
去追远风
·
2024-02-03 13:51
FPGA学习记录
fpga开发
【
Verilog
设计】
Verilog
加法器设计
以下介绍几种常见的加法器设计，提供
Verilog
设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成，依次从低位向高位传递，并输出最终的结果。
Linest-5
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2024-02-03 13:51
Verilog
fpga开发
Verilog
硬件描述语言
数字IC
加法器
verilog
实现常用加法器
半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci；Co=AB+Ci(A⊕B)；modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C
无牙大白鲨
·
2024-02-03 13:50
Verilog
FPGA
fpga开发
Verilog
加法器
【FPGA &
Verilog
】各种加法器
Verilog
1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明（1）assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值，必须以assign或者deassign开始assign[delay]wire_
去追远风
·
2024-02-03 13:18
FPGA学习记录
fpga开发
Vivado编译介绍
Vivado合成支持以下的可合成子集：•System
Verilog
：IEEE标准System
Verilog
统一硬件设计规范，以及验证语言（IEEEStd1800-2012）•
Verilog
：IEEE
Verilog
cckkppll
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2024-02-03 03:25
fpga开发
【数电实验3】
Verilog
—1位十进制可逆计数器
【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外，把代码修得整齐好看了一点】【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及
白白与瓜
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2024-02-02 11:28
数电实验
fpga开发
Verilog
双边沿采样触发器 HDLBitDualedge
题目如下：我一开始想当然就这样写了moduletop_module(inputclk,inputd,outputq);always@(posedgeclk)qrst），但就是这样。没有真正的硬件设备可以完成与你所描述的相同的东西-总是@（posedgeclkornegedgeclk）。唯一的例外（种类）是IDDR和ODDR，这些需要实例化-它们不能从HDL描述中推断出来。见此博文FPGA中如何实现
闲庭信步sss
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2024-02-01 10:51
数字ic
HDLBit练习
verilog
【AG32VF407】国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，
Verilog
实测7.9Mhz！
视频讲解[AG32VF407]国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，
Verilog
实测7.9Mhz！
LitchiCheng
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2024-02-01 10:51
fpga
fpga开发
单片机
嵌入式硬件
Verilog
实现上升、下降沿检测 FPGA
Verilog
实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号，低电平有效inputsignal//待检测信号
四臂西瓜
·
2024-02-01 10:19
FPGA
fpga开发
verilog
上升沿
下降沿
【AG32VF407】国产MCU+FPGA
Verilog
双边沿检测输出方波
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波同时可以根据输出的方波检测
LitchiCheng
·
2024-02-01 10:18
fpga
fpga开发
单片机
嵌入式硬件
Verilog
刷题[hdlbits] ：Bcdadd100
题目：Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器，它将两个BCD数字相加并带入，并生成一个和和并带入。modulebcd_fadd(input[3:0]
卡布达吃西瓜
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2024-02-01 10:16
verilog
fpga开发
verilog
hdlbits
Verilog
刷题[hdlbits] ：Adder100i
题目：Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
卡布达吃西瓜
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2024-02-01 10:46
verilog
verilog
fpga开发
hdlbits
「HDLBits题解」Verification: Writing Testbenches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS
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2024-02-01 10:25
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Build a circuit from a simulation waveform
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Sim/circuit1-HDLBitsmoduletop_module
UESTC_KS
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2024-02-01 09:55
HDLBits
题解
fpga开发
Verilog
OpenMIPS用
verilog
实现
一、前期准备1.编辑、编译、仿真工具用vscode+i
verilog
+gtkwave组合实现
verilog
的编写、编译和波形查看，其配置过程见博主：MacbookM1使用vscode+i
verilog
+
闻林禹
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2024-01-31 13:24
cpu
verilog
Verilog
入门——AES实现
AES加密流程介绍参考：https://blog.csdn.net/qq_28205153/article/details/55798628AES加密基本背景AES为分组密码，即将待加密明文分为长度相等的组（AES中分组只能为128位，即16字节），每次加密一组数据直至全部加密完成。加密密钥长度可以为128位、192位、256位，密钥长度不同加密轮数不同。AES密钥长度分组长度加密轮数AES-12
diamond_biu
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2024-01-31 10:39
实验
硬件基础
verilog
密码学
【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-
Verilog
-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-
数字IC全站文章索引demo版（建议收藏慢慢看）*一、项目说明*1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇*3.1数字电路3.2硬件描述语言(
Verilog
程序员负总裁
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2024-01-31 10:05
学习
安全
fpga开发
[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验实验过程根据原理图，选择两个pin脚作为输出修改VE文件，clk选择PIN_OSC，使用内部晶振8Mhz
LitchiCheng
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2024-01-31 07:51
fpga
fpga开发
单片机
嵌入式硬件
「HDLBits题解」Building Larger Circuits
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Exams/review2015count1k-HDLBitsmoduletop_module
UESTC_KS
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2024-01-31 07:10
HDLBits
题解
fpga开发
Verilog
FPGA学习日志：
Verilog
仿真文件的写法
目录一、
Verilog
与仿真1.1
Verilog
的概念1.2仿真与仿真文件1.3仿真的重要性二、
Verilog
仿真文件的写法2.1搭建模块2.2标记模块名称2.3定义输入输出变量2.4初始化initial
长安er
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2024-01-31 04:43
课程学习心得
fpga开发
学习
仿真文件
Verilog
HDL
EDA
想用
verilog
写一个npu 需要什么学习路线?
要用
Verilog
编写一个NPU（神经处理单元），你需要经过以下学习路线：数字电路基础：学习数字电路的基本概念，包括逻辑门、寄存器、时钟信号、信号传输等。
移知
·
2024-01-31 02:00
学习
fpga开发
【VS Code+
Verilog
+Vivado使用】（2）基本设置
文章目录2基本设置2.1字体大小2.2Tab大小2.3选中高亮2.4文件编码2基本设置2.1字体大小方法1：VSCode左下角>管理>设置，搜索"fontsize"，点击左侧"字体"，根据需要设置"editor.fontSize"选项的值，改变字体大小，如下图蓝框部分所示：方法2：VSCode左下角>管理>设置，搜索"mousewheelzoom"，勾选"editor.mouseWheelZoom
xduryan
·
2024-01-31 02:09
VS
Code
vscode
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