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Linux
VerilogHDL
verilog奇数分频器的问题讲解（7分频为例）
先不多哔哔，直接上代码（
verilogHDL
），代码的后面讲原理modulefenpin3(clk,clk7,rst);inputclk,rst;//设置rst的目的是当rst=1的时候给cnt0和cnt1
@韩跑跑
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2020-08-07 10:57
I2C通信之稳定性问题探讨
所以，首先根据I2C协议要求，用
VerilogHDL
编写了一个I2CSLAVE模块和testbench模块，然后在ModelSimSimulation中进
millyzb
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2020-08-07 10:01
技术类
FPGA学习笔记（一）——初识FPGA
######【该随笔中部分内容转载自小梅哥】#########FPGA（Field-ProgrammableGateArray，现场可编程门阵列），正如其名，FPGA内部有大量的可编程逻辑功能块，使用
verilogHDL
dongchao6589
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2020-08-07 10:37
如何用Verilog HDL设计显示译码器
VerilogHDL
设计显示译码器逻辑原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16
susugreen_
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2020-08-06 10:17
条件编译命令 `ifdef、`else、`endif 的用法
昨天晚上看了一段代码，其中出现了`ifdef、`else、`endif，一时想不起来这几个关键字的用法的含义，所以今天来实验室就先查了一下，具体用法如下：一般情况下，
VerilogHDL
源程序中所有的行都参加编译
diaoguo3370
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2020-08-05 13:48
硬件编程语言和编程器件
VerilogHDL
与VHDL区别【1】：VHDL——VHSIC(VeryHighSpeedIntegratedCircuit)HDL，由美国DOD支持开发的HDL，1987年成为IEEE1076-1987
syzheng500
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2020-08-04 18:55
硬件编程
FPGA数字信号处理（七）级联型IIR滤波器Verilog设计
该篇是FPGA数字信号处理的第七篇，上一篇介绍了直接型IIR滤波器的原理，详细介绍使用
VerilogHDL
设计直接型IIR滤波器的方法。本文会介绍如何用
VerilogHDL
设计级联型IIR滤波器。
FPGADesigner
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2020-08-04 12:46
FPGA
数字信号处理
verilog之用户定义原语UDP详细解释
这样就可以与调用
verilogHDL
基本逻辑元件的方法来调用原语库中相应的元件模块，并进行仿真。由于UDP是由查找表的方法来确定其输出的，用仿真器进行仿真
亦可西
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2020-08-04 08:09
笔记
verilog
基础知识
quartus Ⅱ 12.1 使用教程（1） 怎样调用PLL 核
step1这里我新建一个名为PLL的工程如下所示，准备调用一个PLL核step2点击菜单栏上的TOOls下拉菜单中的魔法棒step3在弹出的对话框中点击Nextstep4这里我们选择输出文件类型选择为
VerilogHDL
虚无缥缈vs威武
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2020-08-04 01:30
quartus
Ⅱ
Verilog HDL 有限状态机的设计
VerilogHDL
有限状态机的设计【转自教科书】有限状态机根据输出逻辑的不同可以分为Mealy状态机和Moore状态机，两者设计方法基本一致，唯一不同的是输出结果是否取决于输入信号。
北方爷们
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2020-08-04 00:22
FPGA实验
Verilog-AMS & VHDL-AMS
Verilog-AMS硬件描述语言是符合IEEE1364标准的
VerilogHDL
的1个子集。它覆盖了由OVI组织建议的
VerilogHDL
的定义和语义，目的是让数模
qinxi
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2020-08-03 20:24
CMOS
tech
SOPC
Modelsim的demo入门教程
按键仿真模型很容就可以做开始学习
VERIlOGHDL
的朋友是不是很乏味，因为不知道课文中的代码是否正常工作，实际工作会是怎么样子的。今天给大家讲解的是一个Modelsim
bairean2536
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2020-08-03 15:05
Verilog状态机的编写学习
bbs.ednchina.com/BLOG_ARTICLE_53109.HTM时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息状态机采用
VerilogHDL
alexstone2014
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2020-08-03 14:28
基于Verilog的有限状态机的编写
基于Verilog的有限状态机的编写基于Verilog的有限状态机的编写摘要状态机的思想状态机基本要素及分类状态机的基本描述方式状态转移图状态转移列表HDL语言描述状态机状态机的
VerilogHDL
描述章法一段式状态机
sdyang.chd
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2020-08-03 12:19
FPGA
Verilog中的UDP
概述
VerilogHDL
语言提供了一种扩展基元的方法，允许用户自己定义元件（UserDefinedPrimitives，UDP）。
weixin_30505043
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2020-08-03 11:01
基于FPGA的数字电路实验（一）：实验准备及示例项目
基于FPGA，开发语言是
VerilogHDL
，开发平台是ISEDesignSuite，调试工具使用的是DigilentAdept。
SuperBeauty
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2020-08-02 17:13
数字电路
FPGA学习笔记第一篇verilog HDL
verilogHDL
基础模型结构modulemodule_name（port_list）;端口声明；数据类型声明；电路功能；时序规范；endmodule;verilog注意1.case敏感。（？）
蚂蚁起点
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2020-07-30 16:55
verilog
基于FPGA 的8b10b编解码电路前端电路设计
采用
VerilogHDL
描述语言进行电路的设计、使用modelsim10.2a进行功能仿真、在通过QuartusII13.1进行FPGA逻
秋叶夏风
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2020-07-30 16:02
FPGA学习笔记02——Verilog HDL基础知识
p=21王建飞《你好FPGA一本可以听的书》蔡觉平《
VerilogHDL
数字集成电路设计原理与应用》正点原子《开拓者FPGA开发指南》硬件描述语言（HDL）及其发展发展过程国际标准语言要素1、空白符：空格符
ngany
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2020-07-30 16:44
FPGA学习笔记
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.QuartusII1.1QuartusII介绍QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、
VerilogHDL
以及AHDL（AlteraHardware支持
gjlkgln4534
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2020-07-30 15:57
看思维导图：一文带你学Verilog HDL语言
最为流行的硬件描述语言有两种
VerilogHDL
/VHDL，均为IEEE标准。
VerilogHDL
具有C语言基础就很容易上手，而VHDL语言则需要Ada编程基础。另外Verilog
嵌入式资讯精选
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2020-07-30 13:10
XLINUX-FPGA开发-语法篇-Verilog HDL-Verilog HDL基础知识
大家好，我是Xiaojie，桂林电子科技大学计算机在读硕士研究生，这篇内容主要是给大家分享：XLINUX-FPGA开发-语法篇-
VerilogHDL
-
VerilogHDL
基础知识，接下来进入正题文章目录
XXXXiaojie
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2020-07-30 13:58
XILINX-FPGA开发
XLINUX-FPGA开发-语法篇-Verilog HDL-Verilog HDL程序设计语句和描述方式
大家好，我是Xiaojie，桂林电子科技大学计算机在读硕士研究生，这篇内容主要是给大家分享：XLINUX-FPGA开发-语法篇-
VerilogHDL
-
VerilogHDL
程序设计语句和描述方式，接下来进入正题文章目录数据流建模行为级建模结构化建模数据流建模连续赋值语句连续赋值的目标类型主要是标量线网和向量线网两种
XXXXiaojie
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2020-07-30 13:58
XILINX-FPGA开发
Verilog
FPGA
XILINX
VHDL
基于FPGA的数字计数器
1.先new一个名为led_count1的
VerilogHDL
CHu_anZi
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2020-07-30 04:34
基于FPGA的电子计算器设计（上）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
VerilogHDL
，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
·
2020-07-29 23:06
FPGA项目开发经验分享
fpga
计算器设计
verilog介绍
基于FPGA的电子计算器设计（下）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
VerilogHDL
，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
·
2020-07-29 23:06
FPGA项目开发经验分享
基于FPGA的电子计算器设计（中）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
VerilogHDL
，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
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2020-07-29 23:06
FPGA项目开发经验分享
千兆网络PHY芯片 RTL8211E的实践应用（自我总结篇）
其同时负责适配硬件PHY的物理接口，组成物理层的通讯接口;硬件系统的功能可以通过
VerilogHDL
硬件描述语言在FPGA控制器内部来实现。当然也可以在FPGA控制器内，使用FPGA提
livslin16
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2020-07-29 20:04
以太网
FPGA
PHY芯片
FPGA开发（二） 第一个工程----------流水灯的实现
接下来我们新建一个
VerilogHDL
Always Sun
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2020-07-29 14:34
FPGA
写自己的第二级处理器（3）——Verilog HDL行为语句
我们会继续上传新书《自己动手写处理器》（未公布），今天是第七章，我每星期试试42.6
VerilogHDL
行为语句2.6.1过程语句Verilog定义的模块一般包含有过程语句，过程语句有两种：initial
weixin_33979363
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2020-07-29 12:07
三人表决电路——Verilog HDL语言
运用
VerilogHDL
进行设计，完善三人表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识逻辑原理三人表决电路中，当表决某个提案时，多数人同意，则提案通过；同时有一个人具有
MMagicLoren
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2020-07-29 10:26
Verilog
HDL
异步复位、同步释放
在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《
VerilogHDL
设计与验证》一书中关于复位的章节，可谓受益匪浅
weixin_30298497
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2020-07-29 06:32
黑金Xilinx FPGA学习笔记（一）
verilogHDL
扫盲文-（1）
0.3RTL级和组合逻辑级笔者的眼中
VerilogHDL
语言建立的硬件模块可以分为有时钟源和无时钟源。有时钟源的意思是需要时钟信号作为操作最基本消耗单位，硬件模块才能执行。
枫_在路上
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2020-07-29 06:24
FPGA
verilog
FPGA实验三——计数器、波形仿真、SignalTap
1.设计一个0-17的计数器实验要求：当计数值为17的时候，OV输出1，其他输出0①例化子模块（
VerilogHDL
代码）moduleADD_17(clk,OUT,OV);inputclk;outputreg
puff_baby
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2020-07-29 06:13
FPGA
FPGA基础实验：计数器设计、波形仿真、SignalTap调试
1，其他输出0，注意设定合理的信号位宽实验二：针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1实验三：对实验二用SignalTap验证实验一：1、计数器模块例化程序（
VerilogHDL
北方爷们
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2020-07-29 06:13
FPGA实验
FPGA学习笔记1
FPGA学习笔记1一、Verilog语言
VerilogHDL
是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
qq_45119962
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2020-07-29 06:46
FPGA
Verilog HDL学习笔记（1）_LED_3-8/4-16译码器
CSDN的Markdown不支持Verilog语法高亮(lll￢ω￢),代码段颜值大幅下降
VerilogHDL
1.led_test设计文档：仿真文档:易错点总结2.3-8译码器、4-16译码器的实现3-
JCMLSY
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2020-07-29 04:46
数字电路
用Verilog HDL语言设计可综合的状态机的指导原则
用
VerilogHDL
语言设计可综合的状态机的指导原则:因为大多数FPGA内部的触发器数目相当多，又加上独热码状态机（onehotstatemachine)的译码逻辑最为简单，所以在设计采用FPGA实现的状态机时往往采用独热码状态机
FPGA Scholar
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2020-07-28 21:05
HDL
大学生集成电路设计大赛资源
全国大学生集成电路创新创业大赛集成电路EDA设计精英挑战赛书籍：《
VerilogHDL
数字设计与综合》（第二版）（本科教学版）《数字逻辑基础与Verilog设计》（原书第3版）《数字设计和计算机体系结构
海岛Blog
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2020-07-28 12:51
芯片设计与EDA
Verilog 有限状态机1011完整代码
VerilogHDL
语言有限状态机测试1011完整代码modulestate1011(clk,in,rst_n,out);inputclk;inputrst_n;inputin;outputregout
Fightingya~
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2020-07-28 10:59
linux下的EDA——VCS使用
所用Linux系统为openSUSE64位，软件为VCS2012在Linux下对
verilogHDL
进行功能仿真时非常必要的，下面提供两种常见方式。
moon9999
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2020-07-28 03:48
Linux下的EDA
linux
VCS
Verilog HDL语言学习笔记
VerilogHDL
语言一．Verilog是什么？
littletigerat
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2020-07-28 02:32
新技术
Verilog三段式状态机描述（转载）有自己理解的部分
状态机采用
VerilogHDL
语言编码，建议分为三个always段完成。
七水_SevenFormer
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2020-07-28 01:27
FPGA基础知识
比较好的三段式状态机verilog范例
状态机采用
VerilogHDL
语言编码，建议分为三个always段完成。
blue0432
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2020-07-27 19:32
FPGA
Verilog HDL语言中always敏感信号对比分析
VerilogHDL
语言中always敏感信号对比分析张稳稳[本文转自：www.dylw.net]（西安邮电大学电子工程学院，陕西西安710121）摘要：为了高效地利用
VerilogHDL
语言中always
USB_ABC
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2020-07-27 17:09
FPGA
[转]Verilog三段式状态机描述
状态机采用
VerilogHDL
语言编码，建议分为三个always段完成。
Sean_92
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2020-07-27 17:49
verilog
有限状态机(FSM)设计原理
1概述2状态机的描述方法3FSM的状态编码4FSM的
VerilogHDL
设计的基本准则及有限状态机设计的一般步骤基本准则一般步骤5设计举例51一段式onealwaysFSM52三段式three-alwaysFSM53
碎碎思
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2020-07-27 16:16
FPGA
FPGA
设计
硬件
Verilog HDL三种基本描述方式-结构化描述
当我们使用
VerilogHDL
代码来描述硬件功能的时候，可采用三种不同方式或混合方式对设计进行建模，这些方式包括：结构化方式—使用门和模块实例语句描述建模；数据流方式—使用连续赋值语句方式建模；行为描述方式
硬件嘟嘟嘟
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2020-07-15 15:25
FPGA
Verilog学习：结构要求与循环语句
目录基本要求：模块变量线网型变量wire寄存器类型reg循环语句forever语句repeat语句while语句for语句基本要求：1）
VerilogHDL
程序是由模块组成。
yiyang14
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2020-07-15 11:52
FPGA编程
Verilog
Verilog入门——Quartus2基础使用
NewProjectWizard"3、点击Next4、选择工程存储路径5、输入工程名字6、点击Next7、选择fpga类型和型号，根据自己的板子型号选择8、一路Next，直到finish9、到此一个新工程就创建完成了10、新建一个
VerilogHDL
weixin_34007879
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2020-07-15 04:17
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