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VerilogHDL
用
VerilogHDL
编写的可调占空比的PWM波形设计
既然是PWM，当然需要占空比可调，我选用的是CycloneII系列的FPGA，使用50MHz的时钟源。开发板如下图：通过开发板上的K2，K1键控制PWM的大小，具体是如何实现的呢？系统采用50MHz的晶振作为时钟源，设定PWM的周期为1ms,也就是说计数器需要计数50000次，计数器一旦大于50000，自动清零，并重新进行下一轮的计数。在这50000次计数中，可以设定n（0=50000)11cou
weixin_30399871
·
2020-07-15 03:16
Vivado2015长时间使用至2037年
Vivado2015可长时间使用教程前言Vivado下载与安装Vivado下载安装步骤license下载与使用license下载链接使用教程结尾前言大二下学期选了一门专业选修课----
VerilogHDL
Chu_Wang
·
2020-07-14 16:38
实用教程
Verilog
Vivado
实用技能
vivado使用心得（吐槽）
这个学期主要是用vivado写CPU，用
verilogHDL
硬件编程语言，预计这个学期也会遇到各种各种坑，所以打算把每个坑都记录下来，算是记录一下遇到的各种问题和解决方案。
有些时候甚至幼稚
·
2020-07-14 12:42
vivado使用中遇到的坑
`include在Verilog中的应用
VerilogHDL
语言提供了`include命令用来实现"文件包含"的操作。
diaoguo3370
·
2020-07-14 09:21
【 FPGA 】序列检测器的Mealy状态机实现
VerilogHDL
代码为：`timescale1ns/1ps/////////////////////////////////////////////////
李锐博恩
·
2020-07-14 05:47
#
全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制
目录简单介绍：设计思路
VerilogHDL
硬件语言描述：语言检测引脚分配综合实现器件配置时间不饶人，我快速记录一下这个过程吧。
李锐博恩
·
2020-07-14 05:16
Verilog/FPGA
实用总结区
Verilog 中 function 的使用
在
VerilogHDL
语法中也存在函数的定义和调用。1．函数的定义函数通过关键词function和endfunction定义，不允许输出端口声明（包括输出和双向端口），但可以有多个输入端口。
Upsame
·
2020-07-14 04:47
FPGA
ISE Text Editor与notepad++之中文乱码解决方法
我用的比较多的是notepad++，经常用它来编写
VerilogHDL
代码。某天，我用ISE自带的编辑器对它进行打开
Chauncey_wu
·
2020-07-14 04:17
verilog
vivado仿真设计流程
1.建立工程2.添加源文件，运用
verilogHDL
描述电路3.综合，产生网表，直观的门级电路描述4.仿真需要编写激励源一般模式：添加一个.v文件，编写模式moduletest_top;/*输入定义为reg
魔亦有道
·
2020-07-14 02:49
vivado入门与提高
verilog 语言实现任意分频
下面以
VerilogHDL
语言为基础介绍占空比为50%的分频器
小幸运0826
·
2020-07-13 21:38
IC设计经典书籍
《
VerilogHDL
高级数字设计》中文版和原著。这本书本人以为是讲Verilog方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。
ivy_reny
·
2020-07-13 06:55
SoC
VerilogHDL
二分频代码
VerilogHDL
二分频代码①二分频代码moduleFP2(inputclk,outputregclk_s);initialclk_s<=1'b0;//初始化always@(posedgeclk)//
grace_fight
·
2020-07-13 05:25
FPGA学习
组合逻辑电路和时序逻辑电路
使用
VerilogHDL
描述逻辑电路通常有3种表达方式：assign、always和门原
tomorrowNeverComes
·
2020-07-13 04:02
Verilog
Verilog组合逻辑和时序逻辑的比较
VerilogHDL
语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。
长弓的坚持
·
2020-07-12 23:06
IC设计流程(zz)
1.使用语言：VHDL/
verilogHDL
2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
weixin_30677073
·
2020-07-12 06:47
第一次接触FPGA至今，总结的宝贵经验
后来读研究生，工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero，并且学习了
verilogHDL
语言，学习的过程中也慢慢体会
shaobojiao
·
2020-07-11 22:48
CPU设计之三——
VerilogHDL
开发流水线处理器（支持50条指令）
CPU设计之一——
VerilogHDL
开发单周期处理器（支持10条指令）CPU设计之二——
VerilogHDL
开发流水线处理器（支持42条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
·
2020-07-11 12:39
Verilog
现代处理器设计
Modern
Processor
CPU设计之二——
VerilogHDL
开发流水线处理器（支持42条指令）
CPU设计之一——
VerilogHDL
开发单周期处理器（支持10条指令）CPU设计之三——
VerilogHDL
开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
·
2020-07-11 11:44
Verilog
现代处理器设计
Modern
Processor
我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合
在本篇里，我们讨论Verilog语言的综合问题，
VerilogHDL
(HardwareDescriptionLanguage)中文名为硬件描述语言，而不是硬件设计语言。
djo26041
·
2020-07-11 05:18
【杂谈】FPGA之路——Verilog与编辑器的那些事儿
与Notepad++」「Verilog与SublimeText3」「Verilog与VSCode」「Verilog与Vim」「重拾旧爱Notepad++」「打造专属的编辑器」「历经磨难“终得利器」前言
VerilogHDL
X-ONE
·
2020-07-10 23:27
Verilog
编辑器
IC设计流程
1.使用语言：VHDL/
verilogHDL
2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
Augusdi
·
2020-07-10 20:41
IC
CPU设计之一——
VerilogHDL
开发单周期处理器（支持10条指令）
CPU设计之二——
VerilogHDL
开发流水线处理器（支持42条指令）CPU设计之三——
VerilogHDL
开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
·
2020-07-10 15:30
现代处理器设计
Verilog
现代处理器设计
Modern
Processor
mips
FPGA资料大全
VerilogHDL
那些事儿_时序篇—建模篇—建模篇.链接：https://pan.baidu.com/s/1n2x3JTYWdTwfJkqOhwO2cA提取码：gdna《AlteraFPGA／CPLD
light6776
·
2020-07-10 10:50
【连载】 FPGA Verilog HDL 系列实例--------七段数码管扫描显示
【连载】FPGAVerilogHDL系列实例
VerilogHDL
之七段数码管扫描显示原理：一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。
weixin_30371875
·
2020-07-10 06:47
UltraEdit中verilog HDL语法高亮显示
1.下载
VerilogHDL
语法高亮文件
VerilogHDL
关键字将用不同色彩标出，便于识别。
verilogHDL
语法高亮文件下载地址为http://www.
卢阳
·
2020-07-09 15:55
旅途拾遗
7天搞定FPGA精录&总结Episode.1 认识工具，掌握基础【基于Robei及
VerilogHDL
】
芯片是我国的痛，尤其是这几年。最近有段时间坐下来静静思考这个问题，有些想法，所以开篇P1的引言稍微要长一些。我起初在布克书店看书的时候，也完全没有敢想过七天学会FPGA这个东西。之前我们的课程上也布置了一些写代码的作业，基本上是一个头顶两个大的状态。所谓七天搞定FPGA这和七天挣他一个亿有什么区别。回家认认真真学习了之后才明白，想要快速熟知FPGA是不现实的。但是想要快速入门FPGA并不是一件难事
笙歌散尽
·
2020-07-08 22:49
7天搞定FPGA精录&总结
基于VHDL语言分频器电路程序设计
：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（PhaseLockedLoop），Xilinx提供的DLL（DelayLockedLoop）；二是使用硬件描述语言，如VHDL、
VerilogHDL
泸州月
·
2020-07-07 19:47
FPGA程序设计
通过仿真和综合认识T触发器（Verilog HDL语言描述T触发器）
这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（
VerilogHDL
语言描述D触发器）和通过仿真和综合认识JK触发器（
VerilogHDL
语言描述JK触发器），分析的方法是完全并行的。
李锐博恩
·
2020-07-07 00:31
Verilog/FPGA
实用总结区
Vivado 在线调试之 ILA 核
对于已经通过了功能仿真的
VerilogHDL
电路，Download到板端后，可以通过Vivado的ILA核进行在线调试，观察波形。
爱洋葱
·
2020-07-06 12:25
Vivado
Verilog HDL(5) 行为级建模2
3.2.5条件分支语句前言：在
veriloghdl
中条件分支语句分为两种：if条件语句和case条件分支语句。二这两个语句也是唯一可以广泛使用的语句。
王天羽同学
·
2020-07-06 06:03
Verilog HDL（1）语言要素
VerilogHDL
（1）语言要素2.1、空白符空白符包括空格符（\b）,制表符（\t）,换行符，换页符。编译和综合时空白符可省略2.12、注释符：“//”,"/*.....*/"。
王天羽同学
·
2020-07-06 06:32
FPGA开发之Verilog语言介绍
Verilog语法基础
VerilogHDL
定义相关术语基本模型结构端口数据类型行为建模
VerilogHDL
函数和任务
VerilogHDL
定义并不是软件编程语言；是一种硬件描述语言，可综合和可仿真的代码，
A惆怅东栏
·
2020-07-06 05:00
概念
verilog
fpga
《EDA技术与Verilog HDL设计》第4、5 章读书笔记与总结
前言：
VerilogHDL
是一门硬件设计语言。硬件描述语言（HDL）是一种用形式化方法描述数字电路和设计数字逻辑系统的语言。
蛋卷Z
·
2020-07-06 05:28
【Verilog HDL学习之路】第二章 Verilog HDL的设计方法学——层次建模
2
VerilogHDL
的设计方法学——层次建模重要的思想：在语文教学中，应该先掌握核心方法论，再用正确的方法论去做题目，这样能够逐渐加深对于方法论的理解，做题的速度和准确率也会越来越高。
姜海天-夜路独行者
·
2020-07-06 04:32
Verilog
HDL
Verilog HDL 笔试 & 面试常考代码精选（一）
Q：用
VerilogHDL
实现1bit信号边沿检测功能，输出一个周期宽度的脉冲信号。
攻城狮Bell
·
2020-07-06 01:16
【黑金动力社区】【FPGA黑金开发板】Verilog HDL的礼物 - Verilog HDL扫盲文
声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/目录目录02第0章
VerilogHDL
语言扫盲文030.01
???Sir
·
2020-07-06 01:44
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--听听低级建模的故事（五）
那时候，我虽然很好掌握
VerilogHDL
语言的基础，并且很熟悉RTL级代码，可是我始终有一种“不可触及”的感觉。我
weixin_34160277
·
2020-07-06 00:40
用
VerilogHDL
设计一个与门逻辑，并进行前仿和后仿
执行菜单命令【File】-【NewProjectWizard…】，创建工程向导。在Whatistheworkingdirectoryforthisproject?下选择项目存储地址工作目录，Whatisthenameofthisproject?下填写工程名，最后一栏填写顶层文件名。添加已存在文件（可选），在【Filename】下选择已经存在的工程项目，利用【Add】或【Addall】命令添加文件到
weixin_34015336
·
2020-07-05 23:52
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模 仿顺序操作（十二）...
VerilogHDL
语言，要执行如同“顺序操作”，实际上是不可能的，但是
weixin_33976072
·
2020-07-05 23:46
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础（二）
VerilogHDL
语言，虽然不同与其他高级语言的优秀结构性，但是作为硬件描述语言的它，最大的优势是并行操作
weixin_33895695
·
2020-07-05 23:52
FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证
该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由
VerilogHDL
实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，而转换为8bit位宽数据帧后是要丢弃无效字
weixin_33860722
·
2020-07-05 23:43
《Verilog HDL那些事儿》PDF 3.0版本发布
《
VerilogHDL
那些事儿》1.0版本发布四章内容，后续将后面的两章内容加入，最近比较忙，希望大家体谅！
weixin_33805992
·
2020-07-05 23:39
【连载】【FPGA黑金开发板】Verilog HDL那些事儿--命令式的仿顺序操作（十四）...
，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/4.3命令式的仿顺序操作什么是
VerilogHDL
weixin_33735676
·
2020-07-05 22:02
基于FPGA的Cordic算法实现
本文是基于FPGA实现Cordic算法的设计与验证，使用
VerilogHDL
设计，
weixin_30920091
·
2020-07-05 22:44
【连载】 FPGA Verilog HDL 系列实例--------AD转换（ADC0809）
【连载】FPGAVerilogHDL系列实例
VerilogHDL
之AD转换AD转换就是模数转换，顾名思义，就是把模拟信号转换成数字信号。我们所用的模数转换芯片是ADC0809。
weixin_30871293
·
2020-07-05 22:51
VHDL
VerilogHDL
与VHDL均是硬件描述语言（HDL）的一种，它们存在着异同点。
weixin_30701575
·
2020-07-05 21:50
数字调制解调技术的MATLAB与FPGA实现中文高清完整版PDF
下载地址：网盘下载数字调制解调技术的MATLAB与FPGA实现以Altera公司的FPGA器件为开发平台，采用MATLAB及
VerilogHDL
语言为开发工具，详细阐述数字调制解调技术的FPGA实现原理
weixin_30496431
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2020-07-05 21:54
初学FPGA
VerilogHDL
作为现在最流行的FPGA开发语言，当然是入门基础。从最简单的代码学起。找最简单的基础实例（带仿真例程），看不懂查阅工具书。
weixin_30419799
·
2020-07-05 20:54
Lattice Diamond中
VerilogHDL
按键延时消抖
按键消抖在之前的实验中我们学习了如何用按键作为FPGA的输入控制，在本实验中将学习如何进行按键消抖，用按键完成更多的功能。硬件说明按键是一种常用的电子开关，电子设计中不可缺少的输入设备。当按下时使开关导通，松开时则开关断开，内部结构是靠金属弹片来实现通断。按键抖动的原理抖动的产生：通常的按键所用的开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地
birate_小小人生
·
2020-07-05 18:22
FPGA
Verilog HDL 学习（一）
VerilogHDL
程序的基本结构
VerilogHDL
程序是由模块构成的，一个模块可以包括整个设计模型或者设计模型的一部分。从结构上看，每个模块主要包含模块声明、端口定义、信号类型说明、逻辑功能描述。
不忘情贻
·
2020-07-05 18:44
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