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Linux
_Verilog
Verilog
学习之移位运算与乘法设计
文章目录前言一、题目描述二、实现思路1.理解移位运算与状态机1)移位运算1>算数移位2>逻辑移位2)状态机1>什么是状态机2>状态机的类型Moore型状态机Mealy型状态机3>状态机的设计流程2.具体实现思路三、代码展示总结前言今天我们做的是第四道题——移位运算与乘法,众所周知,在硬件中进行乘除法运算是比较消耗资源的一种方法,想要在不影响延迟的情况下尽量减少资源消耗,我们必须从硬件的特点上进行设
一个默默无闻的小程序员
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2023-01-13 14:34
牛客网刷题
学习
fpga开发
数字IC设计、验证、FPGA笔试必会 -
Verilog
经典习题 (四)移位运算与乘法
数字IC设计、验证、FPGA笔试必会-
Verilog
经典习题(四)移位运算与乘法声明:博主主页:王_嘻嘻的CSDN博客未经作者允许,禁止转载系列专栏:牛客
Verilog
习题集推荐一个IC、FPGA新手入门的好网站
王_嘻嘻
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2023-01-13 14:03
牛客Verilog习题集
fpga开发
学习
面试
多通道数据整形器(MCDF)
verilog
设计(一)——通道从端模块 (slave_fifo)
文章目录一、MCDF设计要求二、通道从端模块(slave_fifo)1、原理分析2、设计思路3、结果分析一、MCDF设计要求 多通道数据整形器MCDF(Multi-ChannelDataFormatter),将多个通道的上行(umlink)数据经过内部的FIFO以数据包(datapacket)的形式送出。其结构如下图所示。相关外部接口说明如下:(1)系统信号接口 clk:时钟信号 rst_n
Xu__Xiaoyang
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2023-01-13 09:53
fpga开发
verilog
中的timescale用法
timescale是
Verilog
HDL中的一种时间尺度预编译指令,它用来定义模块的仿真时的时间单位和时间精度。
全宇宙最最帅气的哆啦A梦小怪兽
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2023-01-12 16:02
FPGA开发之算法开发System Generator
原文链接](http://xilinx.eetrend.com/article/8871)由技术编辑archive1于星期三,07/22/2015-15:42发表现在的FPGA算法的实现有下面几种方法:1.
Verilog
wu_shun_sheng
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2023-01-11 08:25
FPGA及其开发工具
System
Generator
Xilinx
FPGA算法开发工具
优秀的
Verilog
/FPGA开源项目介绍(三十五)- TinyML
绪论查看《为什么FPGA/ADC通信在工业领域下更喜欢用GPMC接口?》了解TinyML~今天介绍几个与TinyML相关的开源项目。TinyMLCookbookhttps://github.com/PacktPublishing/TinyML-Cookbook介绍这本书是关于TinyML的,TinyML是一个快速发展的领域,位于机器学习和嵌入式系统的独特交叉点,可以使AI在微控制器等极低功耗设备中
碎碎思
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2023-01-11 07:27
fpga开发
VsCode配置之
verilog
原文:https://blog.csdn.net/qq_39498701/article/details/84668833步骤一、更换Vivado自带文本编辑器第一步打开Vivado再Tool菜单中打开Settings第二步在Settings里更换默认的文本编辑器这里需要键入的表达式是:C:/ProgramFiles/MicrosoftVSCode/Code.exe-g[filename]:[li
HGGshiwo
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2023-01-10 22:54
计组
FPGA基础(数字电路)
Verilog
语言是硬件描述语言而不是设计语言。在写
Verilog
代码时,大脑要先想好完成的具体功能应该用什么样的电路实现,然后再用
Verilog
描述出来。
Dypypp
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2023-01-10 15:52
fpga开发
数字IC验证:电路基础知识(数字IC、SOC等)
逻辑综合的流程2电路基础2.1三极管BJT2.2MOSFET2.3CMOS2.4锁存器与触发器:RS/D/JK/T2.5最大项,最小项2.6加法器的种类和区别2.7SRAM的结构和基本原理2.8竞争与冒险3
Verilog
IC Beginner
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2023-01-10 15:21
数字IC验证
数字IC
芯片
数字验证学习笔记——System
Verilog
芯片验证22 ——功能覆盖率策略&覆盖组
一、功能覆盖率策略1.1收集信息而非数据对于一些设计,你需要关心的是合法的寄存器地址和非法的寄存器地址,可写的寄存器域和非法的寄存器域,而不是具体的寄存器地址数值。一旦关注的地方着眼于感兴趣的状态,而不是具体数值,那么这对于你如何定义功能覆盖率,以及如何收集信息会减轻很大的负担。设计信号如果数量范围太大,应该拆分为多个小范围再加上边界情况。1.2只测量需要的内容Verifier需要懂得,在使能功能
海纳百川13
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2023-01-09 19:28
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证20 ——线程间的通信
1.1event事件
Verilog
中,一个线程总是要等待一个带@操作符的事件。这个操作符是边沿敏感的,所以它总是阻塞着、等待事件的变化。
海纳百川13
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2023-01-09 19:58
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证21 ——覆盖率类型
一、覆盖率类型覆盖率是衡量设计验证完备性的一个通用词语。随着测试逐步覆盖各种合理的组合,仿真过程过程会慢慢勾画你的设计情况。覆盖率工具会在仿真过程中收集信息,然后进行后续处理并且得到覆盖率报告。通过这个报告找出覆盖之外的盲区,然后修改现有测试或者创建新的测试来填补这些盲区。这个过程可以一直迭代进行,直到你对覆盖率满意为止。1.1覆盖率反馈回路可以使用一个反馈回路来分析覆盖率的结果,并决定采取哪种行
海纳百川13
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2023-01-09 19:58
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证17 ——数组约束
一、数组约束1.1数组的属性约束多数情况下,数组的大小应该给定范围,防止生成过大体积的数组或者空数组此外还可以在约束中结合数组的其他方法sum(),product(),and(),or()和xor()。SV可以利用foreach对数组的每一个元素进行约束,和直接写出对固定大小数组的每一个元素的约束相比,foreach要更简洁。针对动态数组,foreach更适合于对非固定大小数组中每个元素的约束。c
海纳百川13
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2023-01-09 19:28
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证18 ——线程的使用
一、线程的使用1.1程序和模块module作为SV从
Verilog
继承过来的概念,自然地保持了它的特点,除了作为RTL模型的外壳包装和实现硬件行为,在更高层的集成层面,模块之间也需要通信和同步。
海纳百川13
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2023-01-09 19:28
验证学习
SV
学习
fpga开发
数字验证学习笔记——System
Verilog
芯片验证15 ——随机约束和分布
一、随机和约束1.1随机定向测试能找到你认为可能存在的缺陷,而随机测试可以找到你没有想到的缺陷。随机测试相对于定向测试可以减少相当多的代码量,而产生的激励较定向测试也更多样。1.2约束我们想要的随机自由是一种合法的随机,需要限定激励和合法范围。同时,伴随测试的进行,约束甚至应该“变形”,变得更趋于为测试得数值范围或者期待得数值范围。二、声明随机变量的类随机化是为了产生更多的驱动,因此在软件世界“c
海纳百川13
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2023-01-09 19:27
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证10 ——类的成员
一、类和成员类是成员变量和成员方法的载体,之所以称为自洽体,是因为其变量和方法应符合‘聚拢’原则,即一个类的功能应该尽可能简单,不应承担过多的职责,更不应该承担不符合它的职责,这在设计模式被称为单一职责原则。类作为载体,也具备天生的闭合属性,将其属性和方法封装在内部,不会直接将成员变量暴露给外部,通过protected和local关键词来设置成员变量和方法的外部访问权限。所以封装属性在设计模式被为
海纳百川13
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2023-01-09 19:27
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证13 ——虚方法
一、虚方法除了之前介绍的类的封装和继承,关于类的多态性也是必须关注的。正是由于类的多态性,使得用户在设计和实现类时,不需要担心句柄指向得对象是父类还是子类,只要通过虚方法,就可以实现动态绑定(dynamicbinding),或者在SV中称之为动态方法查找。我们将已经编译阶段就可以确定下来调用方法所处作用域得方式称之为静态绑定(staticbinding),而与之相对得是动态绑定。动态绑定指的是,在
海纳百川13
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2023-01-09 19:27
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证1
一、芯片开发简化流程用户需求系统设计硬件设计功能验证后端综合二、验证人员工作验证设计文件是否按照功能描述文档实现验证会按照功能描述发送激励和比较结果验证一些边界情况(cornercondition).设计文件是否能处理一些错误情况三、验证面临的挑战如何穷尽所有的情况给设计产生激励何如在各种可能激励的情况下判断出不符合硬件描述的行为验证工具:仿真验证和形式验证复杂度:黑盒验证、白盒验证和灰盒验证四、
海纳百川13
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2023-01-09 19:27
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证4 ——数据类型
1.结构体
Verilog
的最大缺陷之一是没有数据结构,在SV中可以使用struct语句创建结构,跟c语言类似。
海纳百川13
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2023-01-09 19:27
验证学习
SV
学习
数字验证学习笔记——System
Verilog
芯片验证23 ——数据采样
一、数据采样当你coverpoint指定采样一个变量或表达式时,SV会创建很多“仓(bin)”来记录每个数值被捕捉到的次数。这些bin是衡量功能覆盖率的基本单位。covergroup中可以定义多个coverpoint,coverpoint中可以自定义多个coverbin或者SV帮助自动定义多个coverbin。每次covergroup采样,SV都会在一个或者多个coverbin中留下标记,用来记录
海纳百川13
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2023-01-09 19:21
验证学习
SV
学习
linux
人工智能
FPGA图像处理_中值滤波、均值滤波、极值滤波
FPGA实现图像滤波(中值滤波、均值滤波、极值滤波)前言一、滤波原理二、FPGA上
Verilog
实现步骤1.图像周围填02.数据延迟3.数据处理总结前言首先介绍滤波原理,再附上
verilog
实现思路一、
最强蔡文姬
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2023-01-09 15:22
fpga图像处理
图像处理
均值算法
计算机视觉
数据算法基于FPGA的图像处理(七)--
Verilog
实现均值滤波Strut2教程-java教程
最近研究数据算法,略微总结一下,以后继续补充:C语言或者Matlab停止图像理处,图片的文件读取取获或者摄像头读取都能一个函数搞定,但是FPGA停止图像理处,如果从摄像头取获须要虑考很多时序题问,如果从存储区取获图片又不能太大,因为FPGA部内的RAM个数很无限,想存一张图片都比拟难困。//CIplImage*src=cvLoandImage("lena.png",0);//Matlabsrc=i
weixin_33696822
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2023-01-09 15:52
java
人工智能
matlab
让我们利用DSP Builder创建一个中值滤波模块(原创)
先前我用
verilog
编写了一个中值滤波模块,这种算法处理因为数据量巨大而且还重复存取,所以比较适合放在FPGA前端来处理,DSP就做小数据有技巧的算法吧。
weixin_30617797
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2023-01-09 15:22
matlab
人工智能
前端
ViewUI
verilog
语言设计的32位输入使用Booth两位一乘和华莱士树的定点补码乘法器(附参考仿真文件)
系统描述采用两位Booth编码和华莱士树的补码乘法器是如何处理[−x]补[-x]_{补}[−x]补和[−2x]补[-2x]_{补}[−2x]补的部分积的:解决方式大致如下面代码所示:generatefor(i=1;i<=16;i=i+1)beginassignNsum[i-1]={64{y[2*i-1]==3'b000}}&64'b0|{64{y[2*i-1]==3'b001}}&{{34-2*i
LauJiYeoung
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2023-01-09 12:12
fpga开发
现代信号处理第二章-
Verilog
电路设计语言
文章目录第二章
Verilog
电路设计语言一、
Verilog
的基本知识1.硬件描述语言的概念(1)定义(2)作用(3)分类:HDL主要有两种:
Verilog
和VHDL(4)现代电路设计包含的层次(5)
Verilog
HDL
明·煜
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2023-01-08 22:40
fpga开发
verilog
之门级相关知识
1、veriog中有关门的关键字总共有26个,本篇只介绍简单的几个(1)and-------与门(2)nand-------与非门(3)nor---------或与门(4)or-----------或门(5)xor---------异或门(6)xnor--------同或(7)buf---------缓冲器(8)not--------非门2、门的声明语句格式:[][,,........,]门的类型
亦可西
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2023-01-08 22:10
笔记
verilog
基础知识
与非门
<
Verilog
实现加法器>半加器和全加器———持续更新版
编程使用的语言为
Verilog
,代码风格为强迫症系列风格。
IC跳跳鱼
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2023-01-08 22:39
Verilog
小IP设计__持续更新版
verilog
给初学
verilog
入门的一些简单知识
一:基本
Verilog
中的变量有线网类型和寄存器类型。线网型变量
EE林
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2023-01-08 22:09
FPGA/ARM
Verilog
FPGA
基础
Verilog
硬件描述语言知识点汇总+数字逻辑实验题目汇总及解答
Verilog
硬件描述语言文章目录
Verilog
硬件描述语言1.
Verilog
的模块结构2.
Verilog
的模块实例化3.
Verilog
的词法约定(1)注释(2)数字(3)字符串(4)标识符(5)空白符
是奶酥吖_
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2023-01-08 22:08
verilog
ZYNQ之FPGA学习----
Verilog
HDL语法(2)
5
Verilog
高级知识点(二)5.1
Verilog
语句块
Verilog
语句块提供了将两条或更多条语句组成语法结构上相当于一条一句的机制。主要包括两种类型:顺序块和并行块。
鲁棒最小二乘支持向量机
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2023-01-08 22:38
一起学ZYNQ
笔记
fpga开发
学习
经验分享
全减器---
Verilog
实现(结构描述,数据流描述,行为描述,层次结构描述)
Verilog
实现全减器前言全减器真值表—>引用知乎:链接:全减器真值表怎么理解一、任务要求二、门极结构描述代码部分//门级结构化描述modulefull_subtraction(xi,yi,bi,D,
LaiGuo.
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2023-01-08 22:38
fpga开发
Verilog
门级描述
一、
Verilog
设计流程需求分析->功能划分->文本描述->功能仿真(前仿真)->逻辑综合(综合,就是在标准单元库和特定的设计约束的基础上,将设计的高层次描述(
Verilog
建模)转换为门级网表的过程
兰博博爱吃果果
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2023-01-08 22:38
verilog
Verilog
语法(二)···············简单入门
本节将通过建模2选1的数据选择器,简单介绍
Verilog
的各级建模语言。
林木木木木
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2023-01-08 22:08
Verilog
语法干货
verilog
Verilog
HDL语言编写与门、与非门、或门、或非门、同或、异或、缓冲器、非门。
1、代码moduleGate(S_in1,S_in2,Out_and,Out_nand,Out_or,Out_nor,Out_xnor,Out_xor,Out_buf,Out_not);inputS_in1;inputS_in2;outputOut_and,Out_nand,Out_or,Out_nor,Out_xnor,Out_xor,Out_buf,Out_not;and(Out_and,S_
飞在风前
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2023-01-08 22:08
verilog
13.
Verilog
的门级建模、延迟建模
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------1.门级建模门级建模,是使用基本的逻辑单元,如and(与门),nand(与非门),or(或门),nor(或非门),xor(异或门),xnor(同或门)等关键词实现多种逻辑功能。目前,对于一些
fpga和matlab
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2023-01-08 22:07
★教程2:fpga入门100例
fpga开发
门级建模
延迟建模
Verilog
基本电路1-与或非,异或门
modulegate(inputa,inputb,outputy);assigny=a&b;//与门assigny=a|b;//或门assigny=~a;//非门assigny=a^b;//异或门endmodule
宇宙379
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2023-01-08 22:07
三、6【
Verilog
HDL】基础知识之门级建模
参考书籍:《
Verilog
HDL数字设计与综合》第二版,本文档为第5章的学习笔记。由于本章也讲述的建模方式。该建模方式是通常设计师常用的底层抽象层次。更为低层的为开关级建模。
追逐者-桥
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2023-01-08 22:36
#
《Verilog
数字设计与综合》(完)
Verilog
HDL
数字电子技术基础
FPGA(二)
Verilog
语法入门(二)
学习板:ZYNQ7020
Verilog
语法入门(二)一、模块1、简述2、模块声明3、端口定义4、信号类型声明5、逻辑功能描述(1)assign持续赋值描述(2)always过程块描述(3)调用内置门元件描述二
独独白
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2023-01-08 22:36
FPGA学习之路(仅自己可见)
fpga开发
嵌入式硬件
Verilog
初学者小圣经
一:基本
Verilog
中的变量有线网类型和寄存器类型
hdubiggod
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2023-01-08 22:36
FPGA/Verilog
verilog
fpga
fpga/cpld
嵌入式
cpu
【FPGA】
Verilog
编码实现:与非门 | 或非门 | 异或门 | NAND/NOR/XOR 行为验证
写在前面:本章主要内容为了解和确认NAND/NOR/XOR门的行为,并使用
Verilog
实现,生成输入信号后通过模拟,验证每个门的操作,并使用FPGA来验证
Verilog
实现的电路的行为。
柠檬叶子C
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2023-01-08 22:06
fpga开发
Verilog
关于
verilog
的一些基础知识整理
有关如何做设计的整体思路,以及能否综合的笔记**所谓综合,就是把描述语言转化成能硬件实现的电路,学
verilog
的时候,没有人给我说要不要考虑能否综合的问题~~~**看了5本书,居然没有一本书讲到能否综合
亦可西
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2023-01-08 17:55
笔记
verilogHDL
VBA - 转换单元格中的指定字符为下标sub_script格式
在学习
Verilog
中需要用带下标符号来表示建立时间和保持时间等参数。excel中输入比较麻烦,需要选中字符后,再选择字体中的下标选项。所以做了这个VBA来实现下标转换功能。
马可瓦尔多_
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2023-01-08 17:48
VBA
Excel
数据结构
System
Verilog
Asserssions应用指南(学习笔记整理)
即使断言即使断言与时序无关,在信号变化的时候进入判断、求值。※使用场合比较少,因为一般来说SVA就是用来检查时序关系。即使断言例:always_test begin test:assert(A&&B); end即使断言被命名为test,在A或B发生变化时,进入always块,判断A,B是否同时为1,如果不为1,断言报错。并发断言(常用)->基于时钟周期->在时钟边缘按
马可瓦尔多_
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2023-01-08 17:18
Verillog
fpga开发
Verilog
HDL设计与综合 (学习笔记)
Verilog
HDL设计与综合(学习笔记)概述设计验证语法数据流建模过程赋值**·**在刚学习
verilog
时,草草的看过这本书,主要关注点都在语法上,现在有了一点设计经验。
马可瓦尔多_
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2023-01-08 17:18
Verillog
fpga开发
模六十计数器
文章目录前言一、开发环境
Verilog
语言XilinxISE13.4BASYS2实验板二、设计思路三、
Verilog
源文件四、测试文件五、波形仿真六、创建时序约束和管脚约束七、生成.bit文件,下载到开发板总结前言
Mr_Stutter
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2023-01-08 15:42
Verilog
verilog
fpga
哈工大体系结构lab3 —— 流水线处理器的
verilog
实现
流水线处理器的
verilog
实现是的我刚刚验收完最后一个实验,所以怀着激动的心情,把当时其中一个留档的代码发出来,还算较为清晰,仅供没有思路的同学参考。
浮光 掠影
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2023-01-07 15:36
FPGA
fpga开发
【数字钟实验2.0】
Verilog
/System
Verilog
【数字钟实验2.0】这次是用system
verilog
/
verilog
来完成数字钟实验1.0中的数字钟功能(还增加了日期功能!)
Atopos_Yu
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2023-01-06 16:13
fpga开发
【MIPS五级流水线】
Verilog
【这篇博客单纯只是想用来记录一下自己做的实验,详细的代码实在是太多了也没写啥注释,就放一小部分吧】MIPS五级流水线基本是在单周期处理器的基础上增加4个流水线寄存器以及冲突单元实现的能实现基础功能的电路图在黑书系列《数字设计和计算机体系结构》里面可以翻到,对着把一个个模块写出来就好啦但是如果要实现一些别的指令,可能需要更改数据通路和冲突单元,有的甚至还需要更改控制单元的控制信号PCmodulePC
Atopos_Yu
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2023-01-06 16:13
fpga开发
【数字钟实验1】logisim
笑死我怀疑老师是特意这么安排的),而且logisim完全不会用,隧道什么的根本不懂【这也就导致了我后面没有力气做外观封装了,累了♀️】最终实现的是静态显示(6个7段译码器分别显示数字),动态显示后续会使用
Verilog
Atopos_Yu
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2023-01-06 16:43
fpga开发
FPGA串口发送Demo
串口发送Demo简单介绍在发送数据时将并行数据转换成串行数据来传输空闲状态为高电平,发送的起始位为一个低电平,发送的停止位为一个高电平分析时序总框图状态机内部框图
verilog
`timescale1ns
暴风雨中的白杨
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2023-01-06 12:41
FPGA
fpga开发
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