fpga

一步步教你用FPGA加速YOLO目标检测（入门篇）

目录1.内存卡的装配2.PYNQ开发板联网设置（通过笔记本共享网络）步骤一：笔记本连接互联网步骤二：开启网络共享步骤三：记录网关IP步骤四：配置PYNQ开发板的IP步骤五：配置网关步骤六：测试联网3.安装pip4.TinyYOLO上板测试参考大神项目步骤一：安装QNN-MO-PYNQ库步骤二：直接运行tiny-yolo-image-loop.ipynb1.内存卡的装配详情参考：PYNQ装系统和调试
博导ai君·2025-05-06 04:43

ZYNQ petalinux 2022 DMA调试

搬运一个转载FPGA入门侵删具体过程没
青澜爸爸·2025-05-04 14:38

私有云平台安装与搭建

而广义的虚拟化技术是指对计算资源的抽象，这些计算资源包括CPU、内存、存储(磁盘)、网络，甚至也可以包括像GPU、FPGA这类外部设备。对计算资源做抽象的好处颇多，最显著的就是可
Sword_of_despair·2025-05-04 06:15

Verilog HDL：分频器设计

分频器的设计（VerilogHDL）在fpga应用中，有时需要对系统时钟进行分频。通常情况下有两种情况，一种是偶分频，一种是奇分频。偶分频偶分频指的是分频系数是偶数的分频器。
弄曲幽篁·2025-05-03 07:42

ZYNQ X7Z020 PL端程序固化指南

ZYNQX7Z020PL端程序固化指南【下载地址】ZYNQX7Z020PL端程序固化指南分享对于那些专注于FPGA设计，而不涉及ZYNQ的ARM处理器（PS部分）的应用场景，本资源尤其重要。
鲁嫒妮Gale·2025-05-03 07:41

FPGA：介绍几款高速ADC及其接口形式

本文介绍了几款采样率至少为500Msps的高速ADC芯片，并详细介绍ADC与FPGA之间的常见接口形式，以及FPGA如何正确读取高速ADC的输出数据。
InnoLink_1024·2025-05-02 18:15

利用Python生成Xilinx FPGA ROM IP核 .coe初始化文件

以下是一个Python脚本，用于生成XilinxIPROM的.coe格式初始化文件，假设ROM深度为1024，数据位宽为32bit，使用随机的32位无符号数进行初始化：importrandom#定义ROM的深度和数据位宽rom_depth=1024data_width=32#生成随机的32位无符号数random_numbers=[random.randint(0,2**data_width-1)f
InnoLink_1024·2025-05-02 18:43

[FPGA 官方 IP] Binary Counter

XilinxBinaryCounterIP(PG121)详细介绍概述XilinxBinaryCounterIP（二进制计数器IP）是AMDXilinx提供的LogiCORE™IP核，用于在FPGA中实现高性能
S＆Z3463·2025-05-02 12:09

python画sigmoid函数_基于Python的sigmoid函数FPGA实现

基于Python的sigmoid函数FPGA实现刘毅飞【摘要】sigmoid函数是人工神经网络中通常采用的传递函数，采用基于Python的软硬件协同设计方法，在FPGA上实现了定点sigmoid函数。
weixin_39624360·2025-05-02 04:10

FPGA控制NVME硬盘高速存储 -- 10GBps

近期对FPGA直接控制硬盘实现高速存储的系统做了升级，连续读写速率达到10GBps，特此分享，敬请指教。
expipi刘家伟·2025-05-01 21:55

提高设计的综合性能

4、处理方法之状态机超时跳转状态机的鲁棒性就代表FPGA的鲁棒性。
一条九漏鱼·2025-05-01 07:27

FPGA万兆网UDP/TCP/IP协议栈：16小时无丢包的实践

fpga万兆网udptcpip协议栈，16个小时无丢包ID:3410000643611061986知芯电子科技标题：FPGA万兆网UDP/TCP/IP协议栈稳定性分析与优化摘要：本文通过对FPGA万兆网
hgOcEXCXHg·2025-05-01 07:26

上位机知识篇---时钟分频

降低功耗匹配外设需求时序约束多时钟域设计2.时钟分频的实现方式(1)硬件分频（计数器分频）偶数分频（50%占空比）实现方法波形示例奇数分频（非50%占空比）实现方法波形示例(2)锁相环（PLL）分频优点FPGA
Ronin-Lotus·2025-05-01 07:25

【教程4＞第7章＞第2节】卷积编码与Viterbi译码理论概述和FPGA设计构架

目录1.卷积编码原理2.Viterbi译码原理3.卷积编码与Viterbi译码的FPGA设计构架4.参考文献欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》
fpga和matlab·2025-05-01 02:55

xilinx 芯片使用vivado导出pindelay文件——FPGA学习笔记24

1、创建一个空的工程2、在TCL命令窗输入link_design-partxc7a35tfgg484-2（芯片型号）回车3、输入write_csvxc7a35tfgg484-2(文件类型和文件名字)回车，导出文件在该目录下4、导出文件
无尽的苍穹·2025-04-30 12:56

三相整流器移相触发电路的整体FPGA设计

三相整流器移相触发电路系统的整体设计方案主要包括如下几个类型：基于CPLD的系统实现方案；基于专用芯片的系统实现方案以及基于中小规模集成电路的系统实现方案[06~09]。·基于中小规模集成电路的系统实现方案基于中小规模集成电路来实现三相整流器移相触发电路系统，其主要方法是通过多个数字芯片焊接在PCB电路板上，构建一个三相整流器移相触发集成电路，该方法需要了解各个芯片的时序，设计的电路板需要严格满足
fpga和matlab·2025-04-30 09:06

外部存储器接口：EMIF总线

扩展外设：通过异步接口连接FPGA、ASIC或自定义逻辑设备。典
InnoLink_1024·2025-04-30 07:48

FPGA车牌识别

基于FPGA的车牌识别主要包含以下几个步骤：图像采集、颜色空间转换、边缘检测、形态学处理（腐蚀和膨胀）、特征值提取、模板匹配、结果显示。
超能力MAX·2025-04-29 23:22

24小时FPGA数字时钟设计与实现

本文还有配套的精品资源，点击获取简介：本项目利用FPGA技术创建了一个24小时制的数字时钟硬件电路。
西域情歌·2025-04-29 14:13

FPGA-时钟域

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、时钟信号基本特征1.时钟信号基本特征参数介绍二、时钟信号的分类按来源分类三、时钟域1.时钟域的概念2.时钟树简介3.时钟树分类前言在时序逻辑中，正是时钟信号将各个存储单元中的数据一级、一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此时钟就好像时序逻辑的心跳一样，那么重要，却又那么平常的存在着。一
小羊肖恩想·2025-04-29 14:41

FPGA-跨时钟域问题的解决

FPGA跨时钟域解决问题提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言解决跨时钟域问题的原理两级采样法握手法异步FIFO法前言如果控制两个时钟域的信号没有关联，例如它们分别是由两个不同频率的晶振产生的
小羊肖恩想·2025-04-29 14:41

基于FPGA的数字时钟的设计与实现

基于FPGA的Digital_clock的设计与实现一、设计要求1.正常显示功能四位数码管显示当前时间、日期以及闹钟时间。对于时间（当前时间、闹钟时间）来说，数码管的前两位显示小时，后两位显示分钟。
盈梓的博客·2025-04-29 14:11

FPGA图像处理

基本原理FPGA在图像处理领域，FPGA因其高度的并行处理能力和可重构性而受到重视。以下是FPGA图像处理基本原理的概述：1.图像数据的获取图像处理的第一步是获取图像数据。
RossRossRossRossRoss·2025-04-29 14:09

晶振PCB设计核心要点与规范

一、布局与走线设计位置优先原则：晶振紧邻主控芯片（如MCU、FPGA）时钟输入引脚，最大走线长度≤10mm。远离高速信号线（如DDR、USB差分对），间距≥3倍线宽，避免串扰。
美好的事情总会发生·2025-04-28 23:23

从 Simulink 模型生成 C 代码：完整指南与注意事项

通过EmbeddedCoder，我们可以将Simulink模型转换为高效、可移植的C代码，并部署到嵌入式设备（如STM32、DSP或FPGA）。
Dr.Zeus·2025-04-28 04:24

[FPGA基础] AXIS篇

XilinxFPGAAXI4-Stream使用文档1.概述AXI4-Stream（AdvancedeXtensibleInterface4Stream）是ARM公司AMBA协议中的一种面向流式数据传输的协议
S＆Z3463·2025-04-27 20:05

Xilinx FPGA HP/HR/HD BANK

7系FPGA只有HP和HRbank，UltraScaleFPGA有HPBank、HRBank和HDBankHP:HighPerformanceHR:HighRangeHD:HighDensityHPBank
S＆Z3463·2025-04-27 20:35

ZYNQ DMA实战指南：PS与PL高效通信的底层密码（附创新优化方案）

当ZYNQ遇上DMA，一场跨越ARM与FPGA的通信革命在嵌入式系统设计领域，ZYNQ系列芯片凭借其革命性的异构架构（PS+PL）成为高性能计算领域的明星。
芯作者·2025-04-27 09:24

[从零开始学习FPGA编程-51]：高阶篇 - 基于IP核的FPGA开发- 什么是FPGA IP核(软核、固核、硬核)与学习方法

1.1什么是知识产权1.2什么是芯片的IP核1.3基于IP的FPGA开发第2章IP核的分类与比较2.1按照功能分2.2按照层次分2.3软核、固核、硬核的比较第3章IP的自身的开发过程和应用3.1IP开发过程
文火冰糖的硅基工坊·2025-04-26 23:24

赛灵思 XCKU115-2FLVB2104I Xilinx Kintex UltraScale FPGA

XCKU115-2FLVB2104I是AMDXilinxKintexUltraScaleFPGA，基于20nm先进工艺，提供高达1451100个逻辑单元（LogicCells），77721600bit的片上
XINVRY-FPGA·2025-04-26 00:21

时序约束 记录

一、基础知识1、fpga的约束文件为.fdc，synopsys的约束文件为.sdc。
内有小猪卖·2025-04-25 00:03

基于RK3568/RK3588+国产FPGA电厂DCS自动控制系统硬件方案

电厂DCS自动控制系统硬件方案随着科技的进步，越来越多的智能技术向电力生产领域发展，多数电厂已全面采用DCS自动控制系统等来加强电力生产过程中的安全性和提升生产效率。聚焦电厂智能化发展，打造了DCS自动控制系统专用工控机。电厂DCS自动控制系统所谓DCS自动控制系统，也称为分散控制系统、分布式计算机控制系统，是以微处理器为基础，以控制功能分散、显示操作集中、兼顾分而自治和综合协调为设计原则开发出的
深圳信迈科技DSP+ARM+FPGA·2025-04-25 00:01

RK3568 + FPGA多通道AD采集处理与显示

案例展示测试数据汇总表1本文带来的是基于瑞芯微RK3568J+紫光同创Logos-2的ARM+FPGA多通道AD采集处理与显示案例。
Tronlong创龙·2025-04-25 00:01

从数学角度深入理解DDS原理

不用多说，对于从事FPGA算法设计工作的人员来讲，DDS的重要性不言而喻，只要我们和信号相关，就永远离不开他。
Research探索者·2025-04-25 00:31

simulink 汉明码 用法_MATLAB、SIMULINK、FPGA是最流行的技术

MATLAB、SIMULINK、FPGA是最流行的技术目前MATLAB,SIMULINK,FPGA是最为流行的技术了，学好这三个，基本能搞定一些常用软硬件算法仿真。
太远有一点点·2025-04-24 20:00

无缝融合：使用 Python 和 PyFFmpeg 合并视频

有没有无锡朗新科技工作的小伙伴刚接到offer，有没有在这工作的大佬，或者也是今年入职的小伙伴，我是JAVA开发岗的，想多了解了解25简历，求拷打想投长沙，武汉，FPGA开发，硬件类这个简历连销售岗都找不到吗
huaxinjiayou·2025-04-24 18:22

FPGA（现场可编程门阵列）笔记

*与软件的区别-软件使用语言写流程，主要关注算法和流程控制，FPGA用语言写逻辑电路。*FPGA厂商-[Altera（Int
睡觉然后上课·2025-04-23 13:05

【FPGA开发】Vivado开发中的LUTRAM占用LUT资源吗

在XilinxFPGA架构中，部分LUT单元可以被配置为小型分布式RAM（也称为分布式存储器），这就是LUTRAM。
kanhao100·2025-04-23 12:00

探索高性能FPGA设计：XC7K325TFFG900原理图库资源推荐

探索高性能FPGA设计：XC7K325TFFG900原理图库资源推荐【下载地址】XC7K325TFFG900FPGA原理图库XC7K325TFFG900FPGA原理图库本仓库提供XilinxK7系列XC7K325T
翟俭妙·2025-04-23 12:30

选型宝典（一）AMD Xilinx 7系列FPGA选型指导

引言introductionXilinx7系列FPGA采用28nm工艺，是近年来Xilinx公司推出的一系列高性价比的、应用领域最广泛的可编程逻辑器件。
迪普微社区·2025-04-23 12:29

赛灵思 XC7K325T-2FFG900I FPGA Xilinx Kintex‑7

XC7K325T-2FFG900I是XilinxKintex‑7系列中一款工业级(I)高性能FPGA，基于28nmHKMGHPL工艺制程，核心电压标称1.0V，I/O电压可在0.97V–1.03V之间灵活配置
XINVRY-FPGA·2025-04-23 11:57

QT 初体验

背景笔者是嵌入式工程师，主要在FPGA平台工作，偶尔会需要编写一些上位机的通讯、控制代码，之前一直使用C#，最近接触了QT，讲一下使用体验吧。
Hello-FPGA·2025-04-23 01:56

探索未来芯片的无限可能：FABulous——嵌入式FPGA框架深度解析

探索未来芯片的无限可能：FABulous——嵌入式FPGA框架深度解析FABulous项目地址:https://gitcode.com/gh_mirrors/fabulo/FABulous在快速演进的芯片设计领域
解然嫚Keegan·2025-04-22 19:46

FPGA为什么快？——从架构到实现的深度解析

FPGA的“快”从何而来？在处理器家族中，FPGA（现场可编程门阵列）以“硬件级加速”闻名，尤其在高性能计算、图像处理、通信协议处理等领域表现亮眼。
攻城狮-鹏哥·2025-04-22 19:14

基于PCIE X16总线架构的4路QSFP28 100G光纤通道适配器（可实现100%国产化）

该板卡采用Xilinx的高性能VirtexUltraScale+系列FPGAXCVU3P作为主处理器，板载2组独立的80位DDR4SDRAM超大容
北京青翼科技·2025-04-22 18:09

fpga系列 HDL：tips 初始化错误排查 & 仿真和实际不符的可能原因

在Verilog中，SYS_RST系统复位信号（SystemReset）的主要作用是将模块的内部状态和寄存器初始化为已知的默认值。复位信号在硬件设计中非常重要，因为它确保了系统在启动、错误恢复或特定条件下能够进入一个稳定且可预测的状态。没有正确的服务初始化，可能导致仿真和实际不符：例如，在仿真中某个信号的默认电平可能为低，但在实际芯片中默认初始化为高，并且没有在系统复位时初始化为低就会产生错误。代
FakeOccupational·2025-04-22 18:39

RK3399pro + K7/A7 FPGA+ AI国产人工智能图像处理平台

rk3399pro简介rk3399pro是瑞星微新出来的带NPU的ARM芯片，在发布之前，NPU的算力2.4TOPS，而发现之后实测达到了3.0TOPS，如此强大的计算能力，jetsonnano的计算能力是0.47TFlops，两个单位有区别，只能用实际的网络计算来比较二者的算力。rk3399pro算力测试测试条件硬件：TB-RK3399Pro3GB内存+16GB闪存toolkit版本:toolk
深圳信迈科技DSP+ARM+FPGA·2025-04-22 15:21

基于RK3588+FPGA+AI YOLO全国产化的无人船目标检测系统（二）平台设计

基于项目需求确定国产AI平台的总体架构设计，完成硬件单元的选择和搭建以及开发工具链的配置工作。4.1国产AI平台总体架构本文设计了一套灵活高效的国产AI平台总体架构，设计方法是在嵌入式平台上使用串行总线（PeripheralComponentInterconnectexpress，PCIe）或者RJ45以太网口，采集1080P大小的图像数据流，再通过相关硬件单元和软件环境的协同工作，实现对目标检测
深圳信迈科技DSP+ARM+FPGA·2025-04-22 15:51

verilog reg赋初值_Verilog语法之六：阻塞赋值与非阻塞赋值

本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。
weixin_39638647·2025-04-21 19:20

axi ps读写pl_「正点原子FPGA连载」第十五章AXI4接口之DDR读写实验

&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA
weixin_39835147·2025-04-20 23:25
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