linx

Kotlin GlobalScope 和 CoroutineScope

packagecom.tiger.mykotlinapp.scopeimportkotlinx.coroutines.GlobalScopeimportkotlinx.coroutines.cancelimportkotlinx.coroutines.delayimportkotlinx.coroutines.launchfunmain
荭色海湾·2024-01-17 16:06

Kotlin Async

packagecom.tiger.mykotlinapp.scopeimportkotlinx.coroutines.CoroutineStartimportkotlinx.coroutines.asyncimportkotlinx.coroutines.delayimportkotlinx.coroutines.runBlockingfunmain
荭色海湾·2024-01-17 16:06

Kotlin withContext详解与suspend和inline

withContextpackagecom.tiger.mykotlinapp.scopeimportkotlinx.coroutines.CoroutineDispatcherimportkotlinx.coroutines.Dispatchersimportkotlinx.coroutines.coroutineScopeimportkotlinx.coroutines.delayimport
荭色海湾·2024-01-17 16:06

Cellinx NVT 摄像机 UAC.cgi 任意用户创建漏洞复现

0x01产品简介CellinxNVTIPPTZ是韩国Cellinx公司的一个摄像机设备。
OidBoy_G·2024-01-17 03:07

xsct xsdb 调试寄存器

提示符xsdbxsct通用；老版本的vivadovitis可能没有******XilinxSoftwareCommandlineTool(XSCT)v2022.1.0****SWBuild303on2022
斐非韭·2024-01-16 18:40

kettle集群配置整理

60958990kettle实现递归https://www.cnblogs.com/wuyechun/p/6728280.html--马金菊https://my.oschina.net/majjkettleLinxu
dataHunter·2024-01-16 16:33

【XILINX】使用SMPTE UHD-SDI IP时怎么约束core？

SMPTEUHD-SDIIP通过使用以下步骤指定与IP核心相关联的各种参数的值，可以自定义IP以在设计中使用：1.从IP目录中选择IP。2.双击所选IP，或从工具栏或右键单击菜单中选择“自定义IP”命令。所需约束rx_clk和tx_clk的周期必须根据要支持的最大线路速率进行约束。设计中的EDH处理器还需要多周期时钟路径约束，这些约束在核心生成时自动提供。12G时钟频率支持12G-SDI必须将SM
神仙约架·2024-01-16 12:11

【XILINX】Vivado 生成msc文件出现[Writecfgmem 68-4] Bitstream at address 0x00000000 has size 84989156 bytes

项目场景：Vivado生成msc文件出现[Writecfgmem68-4]Bitstreamataddress0x00000000hassize84989156byteswhichcannotfitinmemoryofsize8388608bytes.MCS和Bit文件BIT-->JTAG-->FPGA;--掉电易失BIT-->mcs-->FLASH-->FPGA--上电配置1、mcs文件Xili
神仙约架·2024-01-16 12:10

Zynq7020 使用 Video Processing Subsystem 实现图像缩放

目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的
攻城狮Wayne·2024-01-16 12:17

FPGA时序分析实例篇(下)------底层资源刨析之FDCE和Carry进位链的合理利用

声明：本文章部分转载自傅里叶的猫，作者猫叔本文章部分转载自FPGA探索者，作者肉娃娃本文以Xilinx7系列FPGA底层资源为例。
芯想是陈·2024-01-16 10:40

FPGA节省资源篇------正确处理设计优先级

单级逻辑你可以在Xilinx的FPGA中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的
芯想是陈·2024-01-16 10:40

Zynq7000系列 PSPL交互之DDR数据读取正确性问题

数据内容不一致导致读取数据错误的问题，想起来了简单记录一下Zynq的PS在运行过程中，通过DDR控制器对DDR存储器进行访问，为了加快访问速度，常常将一些数据缓存在cache中，而且不是针对一个数据数据缓存，而是一批(Xilinx
La fille, Lynn!·2024-01-16 03:07

cobra：安装与使用

mkdirCOBRAcdCOBRAgitclonehttps://github.com/linxingchen/cobra.gitcdcobrapythonsetup.pyinstallpythoncobra.py-h
CAAS_IFR_zp·2024-01-15 22:26

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手
风中月隐·2024-01-14 22:48

linux 权限500 0是什么意思,linux用户类型与文件权限介绍

在linxu里面将系统分为三类，分别为：1、管理员：即root，UID号为0.拥有所有系统权限，由于权限过大，为了安全起见，没有必要尽量不要用root登录系统。
租租车国内租车·2024-01-14 22:46

那个陪我异地恋9年的姑娘

作者|林小西来源|林小西(ID：mrlinxiaoxi)你好哇，我是林小西。今天是传统的七夕节，祝你节日快乐哇~今天想来写一写自己的恋爱故事。没错，就是标题写的，我们在一起已经是第9个年头了。
林小西·2024-01-14 16:09

FPGA_ZYNQ_XADC

FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2.新建SDK工程3.代码分析代码分析总体步骤：前言使用芯片内部XADC采集片上电压以及温度一、ADC介绍Xilinx7
小白520号·2024-01-14 15:04

【FPGA】Xilinx_ZYNQ7Z020——6. PS定时器中断

文章目录6.PS定时器中断工程创建SDK下载调试6.PS定时器中断工程创建复制之前的ps_hello工程在弹出的对话框中填写新的工程名“ps_timer”，选择创建工程子目录PS里的定时器，因为不需要管脚输出，就不用配置管脚SDK运行SDK&
xyz_·2024-01-14 15:04

Xilinx_ZYNQ7020_自定义IP开发文档

系统设计本文档中的示例实验的系统设计框图如下图所示。[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-2FaM6NWy-1582858270651)(media/aab71e0ee5f6d827823f26628900ce6d.png)]ZYNQ芯片的PL部分也就是FPGA部分，定义了一个用户逻辑的IP，实现将两个输入的32bit的数据相加。自定义的用户逻辑IP中设计了
weixin_43354598·2024-01-14 15:04

Xilinx ZYNQ简介

ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。
耐心的小黑·2024-01-14 15:33

ALINX_ZYNQ_MPSoC开发平台FPGA教程：PL的点灯实验

前言目标：每秒翻转一次LED我会在前言中记录自己通过本实验学到的东西ZYNQ-7000的PL部分使用的时钟是200M的差分时钟，通过有源晶振提供（有源：一上电就产生时钟信号），而PS部分使用的也是有源时钟，但是是50M的单端时钟由于PL部分的200M差分时钟，因此需要使用IBUFDS将差分时钟转为单端时钟，如下图正文一、点灯设计程序要实现1秒翻转，就需要一个1秒的计数器，而使用的时钟是200M，那
崽崽今天要早睡·2024-01-14 15:02

ZYNQ学习笔记（三）---Xilinx软件工具介绍与FPGA开发流程

我打算先从片上的PL部分下手，先学习FPGA部分，所以今天我要重点介绍的是关于Xilinx软件工具集和FPGA设计与开发的基本流程，当然对于整个
Zhou1f_SUDA·2024-01-14 15:32

FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇

四、ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXIGP3，AXI-HP0~AXI-HP3，AXI-ACP接口。1、AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。2、AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连
ONEFPGA·2024-01-14 15:01

FPGA_ZYNQ （PS端）开发流程（Xilinx软件工具介绍）

【前言】1.1XilinxZynqSoC系列针对不同的应用领域，Xilinx公司设计开发了各种逻辑资源规模和集成各种外设功能的ZynqSOC器件，包括专为成本优化的Zynq-7000平台，面向高性能实时计算应用领域的
伊宇韵·2024-01-14 15:59

【XILINX】vivado编译过慢 通过设置多核 多线程加快速度

使用tcl完成多核设置在tcl中执行下面的语句setparamgeneral.maxThreadsn来设置，n是你的CPU线程数。示例get_paramgeneral.maxthreads2set_paramgeneral.maxthreads66get_paramgeneral.maxThreads6第一句get_paramgeneral.maxthreads，获取当前核数量第二句set_par
神仙约架·2024-01-14 06:11

【XILINX】Vivado - 严重警告：[Vivado 12-1411] Cannot set LOC property of ports, The pin ~ 无法设置端口的 LOC 属性

项目场景：尝试在VCU108板上实现MicroBlaze系统，但我在时钟系统方面遇到了问题。问题描述我已将时钟向导设置为在单端运行模式输入时钟中具有自定义板接口。在我的顶级文件中，我实例化了一个IBUFDS，用于将差分时钟（MGT_SI570_CLOCK2_C_N和MGT_SI570_CLOCK2_C_P）转换为单端时钟，并将其输入到MB的时钟输入引脚。它会导致以下严重警告：[Vivado12-1
神仙约架·2024-01-14 06:11

【XILINX】各系列FPGA的高速收发器速度及特点

概述xilinx收发器产品涵盖了当今高速协议的全部范围。GTH和GTY收发器提供要求严苛的光学互连所需的低抖动，并具有世界一流的自适应均衡功能以及困难的背板操作所需的PCS功能。
神仙约架·2024-01-13 19:54

vivado Revision Control

2020.2只需要git管理prj.xpr和prj.srcs/https://china.xilinx.com/video/hardware/ip-revision-control.htmlUsingVivadoDesignSuitewithRevisionControlhttps
斐非韭·2024-01-13 16:12

vivado dcp 检查点

https://china.xilinx.com/video/hardware/working-with-design-checkpoints.html(dcp)
斐非韭·2024-01-13 16:12

vivado ip manager cache

https://china.xilinx.com/video/hardware/configuring-managing-reusable-ip-vivado.html“CoreContainers”（
斐非韭·2024-01-13 16:40

DL04-卷积神经网络CNN图解[转]

来源：http://xilinx.eetrend.com/article/10827卷积神经网络CNN图解作者:SanjayChan[http://blog.csdn.net/chenzomi]0背景之前在网上搜索了好多好多关于
happyprince·2024-01-13 10:17

【linux驱动开发】在linux内核中注册一个杂项设备与字符设备以及内核传参的详细教程

在linxu系统中可使用
☞黑心萝卜三条杠☜·2024-01-13 05:53

IP核RAM学习

1、简介Xilinx7系列器件具有嵌入式存储器结构，满足了设计对片上存储器的需求。嵌入式存储器结构由一列列BRAM（块RAM）存储器模块组成，通过对这
QYH2023·2024-01-12 22:23

CoroutineScope Dispatchers.IO异步操作async返回函数，Kotlin

CoroutineScopeDispatchers.IO异步操作async返回函数，Kotlinimportkotlinx.coroutines.
zhangphil·2024-01-12 19:29

vscode上使用Cmake调用Vitis的gnu

cmake调用Vitis的GNU说明安装cmake安装VSCODE及相应库（包含cmake,cmaketools等）VSCODE上cmke查找Vitis的交叉编译器说明我希望在Vscode上交叉编译我的Xilinxlinux
呼拉拉啦啦啦啦·2024-01-12 07:43

江山易改本性难移之ZYNQ SDK QSPI固化bug及其解决方法

查资料发现从VIVADO2017.3版本开始，Xilinx官方为了使Zynq-7000和ZynqUltraScale+实现流程相同，在QSPIFLASH使用上做了变化，即Zynq-7000编程flash
Tracy喵喵·2024-01-11 14:01

Triumphcore FPGA调测试记录

FPGA采用XilinxpynqZ2开发板。
KGback·2024-01-11 13:50

矿渣板EBAZ4205上电后能够启动固件，JTAG无法扫描到PL和PS

还有一个现象，就是正常板子通电后xilinxJTAG下载器上的指示灯会由绿色变为红色，但是这个故障的板子上电后，JTAG下载器上的指示灯一直是绿色。这就说明JTAG接口的参考电压信号异常。
bifudoph·2024-01-11 10:11

pcie应用记录 - pcie中断

项目场景：（1）fpga与国产龙芯3A3000cpu主板通过pcie总线进行通信；（2）主板采用rework国产实时嵌入式操作系统，fpga部分为xlinxa7系列及xilinx7xpcieip核；（3
zzyde2021·2024-01-11 08:30

基于 Xilinx UltraScale 系列 PCIe 3.0 硬核的 NVMe IP 核

产品特点1.纯FPGA逻辑实现，物理层使用XilinxUltraScale系列PCIe核，基于自研高性能存储板卡（KU060芯片、**PCIe3.0X4接口**、三星970PCIeSSD）开发并充分验证
三角芯科技·2024-01-11 08:51

第一章、正交频分复用系统的基本原理-基于XILINX FPGA的OFDM通信系统基带设计

在信息时代的今天,通信技术在各种信息技术中起着支撑作用。人类社会对通信的需求越来越高,希望能够更加方便快捷地获取信息和进行沟通。因此,世界各国都在致力于现代通信技术的研究与开发和现代通信网的建设。而无线通信以其独特的便利性更是得到了人们的格外青睐。特别是在过去的十余年时间里,在数字信号处理、射频电路制造技术和半导体技术的推动下,无线通信获得了巨大的发展,便携移动设备变得更小、更便宜、更可靠。毫无疑
BinaryStarXin·2024-01-11 08:49

xilinx FPGA 乘法器ip核（multipler）的使用（VHDL&Vivado）

一、创建除法ip核可以选择两个变量数相乘，也可以选择一个变量输入数据和一个常数相乘可以选择mult（dsp资源）或者lut（fpga资源）可以选择速度优先或者面积优先可以自己选择输出位宽还有时钟使能和复位功能二、编写VHDL程序:声明和例化乘法器ip核libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityyunsuanisPORT(CLK:INSTD_LOGIC
坚持每天写程序·2024-01-11 08:49

IP使用心得-XDMA IP核使用

Xilinx官方还为系统端提供了驱动与中间件，甚至包括了源代码。极大的缩短了开发周期。本文使用的是Vivado2019.1芯片型号K7325T文章目录前言一、PCIe是什
Bigbeea·2024-01-11 08:45

Xilinx XDMA的PCIE通信

xdma_rw.exeh2c_0write0x0000000-b-fpc2fpga.bin-l4096sudo./dma_c2h.sh4096104sudo./dma_h2c.sh4096104
乾 乾·2024-01-11 08:14

Xilinx累加器IP核使用记录

一开始没看IP使用手册，心想这么简单的累加器还不是手到擒来，没想到在使用中发现不少坑，记录一下使用Xilinx2020.2版本中的Accumulator（12.0）及DSPMacro(1.0)。
ahy00·2024-01-11 08:43

Xilinx的JESD204B ip核的使用（以AD9154为例对寄存器参数进行计算）

JESD204B（pg066）JESD204B基础知识JESD204B时钟DeviceClock：设备时钟，不同的设备（DAC/ADC（采样时钟）和FPGA（glbclk））可以使用不同的速率的时钟，但是必须同源。ByteClock：字节时钟，来源于DeviceClock，LineRate/10。SerialLineRate：20×DateRate×M/LCoreClock：Linerate/40
Njustxiaobai·2024-01-11 08:42

FPGA（基于xilinx）中PCIe介绍以及IP核XDMA的使用

Xilinx中PCIe简介以及IP核XDMA的使用例如：第一章PCIe简介以及IP核的使用文章目录Xilinx中PCIe简介以及IP核XDMA的使用一、PCIe总线概述1.PCIe总线架构2.PCIe不同版本的性能指标及带宽计算
Njustxiaobai·2024-01-11 08:36

xilinx入门操作

一.工程创建（1）点击createproject创建工程；（2）点击下一步（3）填写项目名字，项目要存放的位置（重点）；（4）点击下一步（5）选择RTL；（6）点击下一步（7）这里可以加入用编写的文件，或者重新创建；不过这些操作也可以在工程内部加，此处略过，需要时再加。（8）点击下一步（9）点击下一步（10）选择所需要操作的芯片型号，不过，这个在工程内部也可以改动的（重点）；（11）点击下一步（1
我来挖坑啦·2024-01-10 14:06

Xilinx 7系列FPGA简介--选型参考

Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。
朝阳群众&热心市民·2024-01-10 13:03

万兆网、10G ethernet subsystem IP核

本设计中使用了Xilinx公司提供的10GEthernetPCS/P
朝阳群众&热心市民·2024-01-10 13:33
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