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Linux
linx
【vivado】fpga时钟信号引入
FPGA的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xi
linx
fpga的外部时钟引入规则。
刘小适
·
2024-03-16 12:18
日拱一卒
Xilinx
SoC
FPGA
fpga开发
FPGA-AXI4总线介绍
下一节:AXI接口时序解读AXI总线概述Xi
linx
软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。
北纬二六
·
2024-03-11 22:10
AXI协议学习
fpga开发
xi
linx
FPGA 除法器IP核(divider)的使用 vivado 2019.1
参考:xi
linx
FPGA除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE
小 阿 飞
·
2024-02-20 21:31
fpga开发
除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
GeorgeWang–Xi
linx
DSPSpecialist1VivadoHLS简介Xi
linx
VivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,
小小羊羊羊
·
2024-02-20 21:00
除法器
c语言
模拟
xi
linx
FPGA 乘法器 除法器 开方 IP核的使用(VHDL&ISE)
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
坚持每天写程序
·
2024-02-20 21:30
xilinx
fpga
ip核使用例程(VHDL)
FPGA
VHDL
ISE
fpga开发
数字信号处理基础----xi
linx
除法器IP使用
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
black_pigeon
·
2024-02-20 21:27
FPGA数字信号处理
数字信号处理基础
补码
xi
linx
除法器的使用
平台:Vivado2018.3.芯片:xcku115-flva1517-2-i(active)最近学习使用了xi
linx
除法器,在使用过程中出现了很多次除法器的结果和我预计的结果不一致,特此记录学习一下
爱漂流的易子
·
2024-02-20 21:55
xilinx的各类ip的使用
fpga开发
硬件加速OpenCV的图像处理方法研究
摘要:研究了一种基于VivadoHLS加速OpenCV程序的方法,其核心是利用Xi
linx
高层次综合工具VivadoHLS,将C++编写的OpenCV程序按照VivadoHLS处理规范进行修改,进而将代码转换为硬件描述语言
Jason_儿
·
2024-02-20 13:55
FPGA时钟资源与设计方法——IO延迟约束(Vivado)
Vivado对整个工程的时序进行分析时,只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知Xi
linx
Vivado
CWNULT
·
2024-02-20 12:19
fpga开发
Xi
linx
(AMD) 7系列FPGA配置引脚说明
xi
linx
7系列FPGA配置引脚下表详细描述了xi
linx
7系列FPGA所有配置引脚及其功能。
CWNULT
·
2024-02-20 12:19
加载配置篇
fpga开发
VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
板卡采用一片TIDSPTMS320C6678和一片Xi
linx
公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器,Xi
linx
的AritexXC7A200T作为辅助处理器。
hexiaoyan827
·
2024-02-20 08:53
fpga开发
VPX信号处理卡
信号处理
无线电通信领域
固态硬盘存储
mac安装maven
解压
linx
iang@192~%cd/Users/
linx
iang/Work
linx
iang@192Work%ls-alltotal18456drwxr-xr-x4
linx
iangstaff12821516
他҈姓҈林҈
·
2024-02-19 19:07
环境配置
macos
maven
经验分享
水仙花数(Narcissistic Number)
Java怎么获取三位数中的所有水仙花数packagecom.
linx
;publicclassNarcissisticNumber{publicstaticvoidmain(String[]args){/
他҈姓҈林҈
·
2024-02-19 19:36
java基础知识
java
平时积累的FPGA知识点(9)
解释:Xi
linx
公司的ZynqUltraScale+RFSoC系列芯片进行项目开发,在某些芯片型号中,自身带有SD-FEC硬核资源,具体查询方式,可在Xi
linx
官方网站检索DS889手册。
徐丹FPGA之路
·
2024-02-19 19:05
FPGA
fpga开发
笔记
Xi
linx
fpga实现LVDS高速ADC接口
LVDS即Low-VoltageDifferentialSignaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在
Hack电子
·
2024-02-19 13:05
深度学习
人工智能
机器学习
stm32
python
LVDS高速ADC接口, xi
linx
FPGA实现
LVDS即Low-VoltageDifferentialSignaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在
Hack电子
·
2024-02-19 13:05
fpga开发
mac安装openjdk
解压
linx
iang@192~%cd/Users/
linx
iang/Work
linx
iang@192Work%ls-alltotal379032drwxr-xr-x7
linx
iangstaff22421517
他҈姓҈林҈
·
2024-02-19 11:00
环境配置
macos
java
经验分享
A
LINX
黑金AXU3EGB 开发板用户手册 CAN接口信号方向标识错误说明
spm=1001.2014.3001.5501因此A
LINX
黑金AXU3EGB用户手册Page43页图3-10-1PS端CAN收发芯片的连接示意图,TXDRXD信号输入输出标识方向是错误的,应为蓝色箭
电子阿板
·
2024-02-19 10:08
fpga开发
嵌入式硬件
智能硬件
stm32
单片机
A
LINX
黑金AXU3EGB 开发板用户手册RS485通信接口图示DI RO信号方向标识错误说明
因此A
LINX
黑金AXU3EGB用户手册Page43页图3-11-1PL端485通信的连接示意图,MAX3485芯片的DIRO信号输入输出标识方向是错误的,应为蓝色箭头方向。
电子阿板
·
2024-02-19 10:08
fpga开发
单片机
智能硬件
嵌入式硬件
stm32
AMD FPGA设计优化宝典笔记(3)控制集
controlset:因为7系列FPGA,一个slice只能有一种控制集(触发器的使用方式比如有复位/有时钟使能等等),多了就会分布到不同的slice里,所以代码尽量统一触发器的控制集使用方式,不要超限制(xi
linx
徐丹FPGA之路
·
2024-02-14 07:36
异构计算
FPGA
fpga开发
笔记
XDMA driver安装失败
我下载了https://www.xi
linx
.com/support/answers/65444.html的驱动,也将系统设置成了测试模式的,但是驱动还是安装失败。解决办法:需要更换之前版本的驱动。
jjzw1990
·
2024-02-12 16:09
vivado
XDMA
Xi
linx
Vivado复数乘法器Complex Multiplier IP核调用及其仿真
ComplexMultiplierIP核的使用,尤其是输出数据的截位到底怎么弄,我感觉官方文档PG104写的不清楚。我个人在网上也没找到好的讲解文章,就自己琢磨了下,然后写成文档记录在此,方便将来也有疑问的同学。目录一、如下是我的仿真代码:二、testbench中的IP设置如下:三、几个关键点的理解如下:1、当IP输出位宽为默认的最大值25时,此时IP没有截位。如仿真例子中第一种方法:2、当IP输
jjzw1990
·
2024-02-12 16:09
数字信号处理
vivado
fpga开发
在Modelsim中添加Vivado仿真库
说明:本文是在参考《在Modelsim中添加Xi
linx
仿真库》的基础上,经过反复试验才取得成功的!
jjzw1990
·
2024-02-12 16:08
vivado
Vitis AI 集成
IApacheTVM中文站VitisAI是用在Xi
linx
平台(包括边缘设备和Alveo卡)上进行硬件加速AI推理的Xi
linx
开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。
·
2024-02-12 12:42
人工智能
【Vivado】添加License后仍提示无法生成bitstream的解决办法
参考链接https://support.xi
linx
.com/s/article/57264?
wjh776a68
·
2024-02-12 11:27
#
Xilinx入门
vivado
license
xilinx
bitstream
IP
products
【Vitis/Vivado】在一台PC上同时调试多块FPGA开发板的方法
参考文献https://support.xi
linx
.com/s/article/75316?
wjh776a68
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2024-02-12 11:27
#
Xilinx入门
vitis
vivado
多板调试
FPGA
多板
【EAI 019】Eureka: Human-Level Reward Design via Coding LLM
Human-LevelRewardDesignviaCodingLargeLanguageModels论文作者:YechengJasonMa,WilliamLiang,GuanzhiWang,De-AnHuang,OsbertBastani,DineshJayaraman,YukeZhu,
Linx
iFan
datamonday
·
2024-02-12 09:08
具身智能(Embodied
AI)
人工智能
具身智能
机器人
强化学习
奖励函数设计
GPT-4
LLM
【EAI 016】VIMA: General Robot Manipulation with Multimodal Prompts
YunfanJiang,AgrimGupta,ZichenZhang,GuanzhiWang,YongqiangDou,YanjunChen,LiFei-Fei,AnimaAnandkumar,YukeZhu,
Linx
iFan
datamonday
·
2024-02-12 06:49
具身智能(Embodied
AI)
具身智能
多模态
提示词工程
机器人
Linx
u SSH登陆出现Access Denied错误的解决方法
其实这个问题是从SCP过来的。用SCP在两台Linux服务器之间传送备份文件。输入完root密码后,总是出现Permissiondenied,pleasetryagain.错误字样。用Passwd命令修改目标服务器root密码后,问题还是一样。判断来判断去,问题依旧。在网上找到几条解决办法:1、/home权限问题:如果/home只支持root访问,那么不妨试一下/tmp,然后用mv命令再转移2、/
佛係老李
·
2024-02-12 03:49
linux
ssh
linux
服务器
反内卷、反焦虑,从重建自己开始
作者|林小西来源|林小西(ID:mr
linx
iaoxi)本文共计4241字,预计阅读11分钟。文章略长,但有用,别被字数挡在外面。你好哇,我是林小西。
林小西
·
2024-02-11 12:07
Vitis AI 集成
IApacheTVM中文站**VitisAI**是用在Xi
linx
平台(包括边缘设备和Alveo卡)上进行硬件加速AI推理的Xi
linx
开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。
HyperAI超神经
·
2024-02-10 08:33
TVM
人工智能
TVM
上位机建立TCP/IP连接:Matlab实现
Python实现的参考:Xi
linx
ZYNQ+TCP通信+Python上位机实现实时视频传输系统-知乎(zhihu.com)GitHub-yg99992/Image_transfer_open_source
NoNoUnknow
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2024-02-09 20:59
tcp/ip
网络
服务器
xi
linx
vivado 工具使用常见报错(持续更新)
工具平台:xi
linx
vivado2022.2芯片平台:MPSOC操作系统:WIN110.vivado从2020版本开始不再支持WIN7系统(xi
linx
vivado2019.2后不再支持WIN7)1.
zidan1412
·
2024-02-09 19:07
fpga开发
vivado
xilinx
使用HLS FFT报错: undefined reference to‘xi
linx
_ip_xfft_v9_1_*‘问题解决方法
/Vitis_HLS/hls_fft.h:670:undefinedreferenceto'xi
linx
_ip_xfft_v9_1_create_state'..
凳子花❀
·
2024-02-09 16:07
Verilog
数字IC设计
HLS
HLS
fpga开发
葡语学习复盘日志(26):《大学葡萄牙语》第二册第十二课
LinX
iao:Podemostrabalharemáreasbastantevariadas,taiscomoaDiplomacia,aEcomomiaeoComércio,a
罗冬梅Faustina
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2024-02-09 04:57
Xi
linx
FPGA——在线升级
同以前单片机在线升级的做法一样,本质就是通信+Flash操作+跳转。一、通信驱动我使用的是UDP有线传输,二、Flash芯片驱动规划Flash芯片的区域,一般bootloader放在起始位置,APP放在bootloader之后的空白区域。2.1Flash擦除我使用的是扇区擦除2.2Flash编程我使用的是页编程。三、ICAP原语跳转
仲南音
·
2024-02-08 15:45
FPAG
FPGA进阶——通信
fpga开发
【Xi
linx
UG 学习】Microblaze
ug984>Microblaze最大主频
hcoolabc
·
2024-02-08 03:31
FPGA
学习
FPGA时钟资源与设计方法——Xi
linx
(Vivado)
目录1FPGA时钟资源2时钟设计方案1FPGA时钟资源1.时钟资源包括:时钟布线、时钟缓冲器(BUFG\BUFR\BUFIO)、时钟管理器(MMCM/PLL)。2.时钟类型有三种:全局时钟,可以驱动整个内核上的同步逻辑;局部时钟,可以驱动特定和相邻区域的逻辑;IO时钟,可以驱动某个IO的特定逻辑。3.混合模式时钟管理器(MMCM)和数字时钟管理器(DCM),DCM与MMCM设计差别很大。4.时钟复
CWNULT
·
2024-02-08 03:53
fpga开发
X310 和 子板,中心频率
X310Xi
linx
Kintex-7XC7K410TFPGA14bit200MS/sADC16bit800MS/sDACFrequencyrange:DC-6GHzwithsuitabledaughterboardUp160MHzbandwidthperchannelTwowide-bandwidthRFdaughterboardslotsOptionalGPSDOMultiplehigh-spe
东枫科技
·
2024-02-07 13:05
USRP
指南
fpga开发
FPGA
SDR
USRP
1.3 Verilog 环境搭建详解教程
FPGA开发环境有Xi
linx
公司的ISE(目前已停止更新),VIVADO;因特尔公司的QuartusII;ASIC开发环境有Synopsys公司的VCS;很多人也在用IcarusVerilog和GTKwave
二当家的素材网
·
2024-02-07 05:43
Verilog
教程
fpga开发
Verilog
自我管理的6个好习惯
首图丨侧耳倾听作者丨林小西来源丨林小西(ID:mr
linx
iaoxi)-你好哇,我是林小西。
林小西
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2024-02-07 00:43
vivado中IP核调用方法简介
目录一、基于Vivado的IP核使用方法二、常用IP核调用方法案例2.1FIFOIP核2.2UARTIP核2.3DDR3IP核2.4PLLIP核2.5AXIGPIOIP核三、总结Vivado是Xi
linx
Simuworld
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2024-02-06 20:37
#
FPGA
fpga开发
vivado
IP核调用
操作系统-【预备学习-2】(Linux 文件操作命令)
在
Linx
u下,可以使用一些命令预览文本文件中的内容,而不必使用文本编辑器打开查看。就好比查看图片一般点击图片就可以查看,不需要下载专门的图片软件。
Full-LLK
·
2024-02-06 11:42
操作系统实践
学习
linux
运维
Xi
linx
黑金ZYNQ开发板AX7020,利用VIVADO进行FPGA程序烧录
参考黑金的AX7020开发板资料中的SDK实验篇PDF教程文件。(1)创建工程,步骤与SDK实验篇中的步骤一致;配置PS端时应该可以只选需要的加载方式,如QSPI或者SD,我目前是两种都勾选了,但是只用了QSPI方式。第一章,1.2.(1)-1.2.(11)00:00(2)通过“RunBlockAutomation”完成端口导出,连接FCLK_CLK0到M_AXI_GP0_ACLK,然后保存,创建
weixin_48793386
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2024-02-06 08:18
FPGA
ZYNQ
fpga开发
xi
linx
FPGA在线调试方法总结(vivado+ila+vio)
本文主要介绍xi
linx
FPGA开发过程中常用的调试方法,包括ILA、VIO和TCL命令等等,详细介绍了如何使用。
jk_101
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2024-02-06 08:13
FPGA
fpga开发
官网下载 Vivado
1、使用谷歌浏览器点击如下链接进入下载界面https://www.xi
linx
.com/support/download/index.html/content/xi
linx
/en/downloadNav
有钱挣的地方就是江湖之FPGA行者
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2024-02-06 08:12
VIVIADO学习笔记
fpga开发
【FPGA】Vivado 保姆级安装教程 | 从官网下载安装包开始到安装完毕 | 每步都有详细截图说明 | 支持无脑跟装
介绍Step1:进入官网Step2:注册账号Step3:进入下载页面Step4:下载安装包Step5:安装Step6:等待软件安装完成安装完成Vivado介绍Vivado是FPGA厂商赛灵思公司(XI
LINX
柠檬叶子C
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2024-02-06 08:11
FPGA玩板子记录
fpga开发
Vivado
【基于xi
linx
Zynq7000的PYNQ框架项目】03 Socket实现开发板和电脑的实时视频传输并存储图片
一、服务器端代码承接本项目系列的上一篇文章【基于Xi
linx
Zynq7000的PYNQ框架项目】02PYNQ镜像制作,使用PYNQ提
小黄能吃辣
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2024-02-05 22:46
嵌入式硬件
单片机
tcp/ip
opencv
ubuntu
课程设计
音视频
【基于Xi
linx
ZYNQ7000的PYNQ框架项目】01人脸识别项目介绍与展示
01项目介绍与展示前言一、项目内容环境与工具项目文件二、运行项目1.登录开发板2.运行代码3.效果展示总结前言 本项目是一个嵌入式开发的人脸识别项目,为开发板自制PYNQ镜像,通过socket通信将笔记本摄像头画面实时传输至开发板,然后使用开发板上的人脸识别模型进行检测后,将识别画面传输回笔记本进行显示。项目整体设计框架图如下所示:系统处理流程图如下所示:一、项目内容环境与工具开发板ZYNQ_M
小黄能吃辣
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2024-02-05 22:15
单片机
嵌入式硬件
ubuntu
软件工程
课程设计
目标检测
tcp/ip
【基于Xi
linx
Zynq7000的PYNQ框架项目】02 PYNQ镜像制作
02PYNQ镜像制作前言一、vivado硬件设计二、ubuntu镜像制作三、Win32DiskImage烧写镜像四、上板启动总结前言由于PYNQ官网中没有适配ZYNQ_MINI开发板的现成的PYNQ镜像,我们需要用vivado自己设计硬件部分,然后下载与板子无关的预构建文件PYNQrootfs,在ubuntu系统中制作适配ZYNQ_MINI开发板的PYNQ镜像。软件与系统的环境版本Windows1
小黄能吃辣
·
2024-02-05 22:15
单片机
嵌入式硬件
ubuntu
课程设计
经验分享
软件工程
python
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