E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
xilinx
xilinx
spartan-3a iddr2 oddr2
1--IDDR2:InputDoubleDataRateInputRegisterwithSet,Reset2--andClockEnable.3--Spartan-3A4--
Xilinx
HDLLanguageTemplate
weixin_34357436
·
2020-08-22 11:20
Xilinx
器件原语
Xilinx
公司的原语按功能分为10类，包括计算组件、I/O端口组件、寄存器和
weixin_34082854
·
2020-08-22 11:02
【FPGA】
xilinx
IOBUF的用法
在LanguageTemplate中能找到IOBUF的标准实例：//IOBUF:Single-endedBi-directionalBuffer//Alldevices//
Xilinx
HDLLanguageTemplate
weixin_34019929
·
2020-08-22 11:29
Xilinx
下载方式（具体可以参考配置MCS文件时右下角help调出的doc）
对于
Xilinx
PaltformFlashPROM，小容量的（1Mb-4Mb）XCF01S、X
weixin_33889665
·
2020-08-22 11:22
FPGA-
Xilinx
原语调用之ODDR
记录背景：最近由于想实现GMIItoRGMII的功能，因此需要调用ODDR原语。ODDR：DedicatedDualDataRate（DDR）OutputRegister通过ODDR把两路单端的数据合并到一路上输出，上下沿同时输出数据，上沿输出a路下沿输出b路；如果两路输入信号一路恒定为1，一路恒定为0，那么输出的信号实际上就是输入的时钟信号。调用的Verilog语句是：1//ODDR:Outpu
weixin_30882895
·
2020-08-22 10:35
Xilinx
开发入门之工具使用
基本步骤是：写完.v文件后开始综合Synthesize；然后打开PlanAhead-PostSynthesis分配引脚（会自动添加.ucf文件）；若要使用ChipScope，则New一个.cdc文件（ChipScopeDefinitionandConnectionFile），TriggerWidth用于设置共有几个被观察信号，DataDepth用于设置采集多少个点；然后就是ImplementDes
weixin_30520015
·
2020-08-22 10:51
Xilinx
FPGA LVDS应用
Xilinx
FPGA中，主要通过原语实现差分信号的收发：OBUFDS（差分输出BUF），IBUFDS（差分输入BUF）。
1361976860
·
2020-08-22 10:48
-03-LVDS输出接口设计【
Xilinx
-LVDS读写功能实现】
在-01-OV7251摄像头与设计规划【
Xilinx
-LVDS读写功能实现】中将设计分为了几个步骤，下面将介绍OV7251LVDS信号模拟输出功能的逻辑设计。
vacajk
·
2020-08-22 10:31
Xilinx
FPGA
Camera
xilinx
原语使用文献
xilinx
原语使用文献0赞发表于2012/11/2410:20:00阅读（5105）评论（2）原语,即primitive.不同的厂商,原语不同;同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法
bangbang170
·
2020-08-22 10:21
xilinx
fpga
FPGA工作速度随温度和电压的变化探讨
后来到深圳实习，有机会接触到
Xilinx
的FAE，就问了他。他说的完全颠覆了我的认知。对于电压：在工作范围内，电压越低跑得越快。解释是电压越高，而斜率是固定的，上升时间会越长。
kuangxin_0
·
2020-08-22 10:02
FPGA
FPGA时序约束
主要涉及到
xilinx
vivadoxdc约束语法，给出对应的ISEucf语法。另外quatus的语法和xdc几乎兼容，原理都一样。时序约束中最基本的是时钟，时钟有抖动(j
kuangxin_0
·
2020-08-22 10:31
FPGA
Xilinx
原语使用方法
目录简介1、时钟组件IBUFGIBUFGDSBUFG简介原语(Primitive)，是
Xilinx
针对其器件特征开发的一系列常用模块的名字，用户可以将其看成
Xilinx
公司为用户提供的库函数，是芯片中的基本元件
swang_shan
·
2020-08-22 10:52
个人笔记
xilinx
文件格式
转自"KevinOMG"的博客XCO:Thisfilecontainscoreoptionsandparameters.EDN/NGC:ThisistheimplementationnetlistfortheIPcoreswhichoutputnetlists.ItispassedontotheTranslate(NGDBuild)process.SYM:Thisschematicsymbolis
stupid_h
·
2020-08-22 10:14
FPGA
xilinx
select io IDDR 说明
简介此文介绍了在I/Odrivers之后的logic。7系FPGA包含了一些I/Ologicresources。这些resources包括了：•Combinatorialinput/output•3-stateoutputcontrol•Registeredinput/output•Registered3-stateoutputcontrol•Double-Data-Rate(DDR)input/
zzyaoguai
·
2020-08-22 10:34
FPGA编程
WinDriver高级编程 (WinDriver 6.0 用户手册译文)
这些芯片是：PLX/Altera/Marvell/PLDA/AMCC/QuickLogic/Cypress/STMicroelectronics/TexasInstrumentsand
Xilinx
。
robustdll
·
2020-08-22 10:19
7系列高速收发器简介 GTP IP核
参考文献作者博客1、没落骑士7系列高速收发器总结GTPIP核配置篇7系列高速收发器总结GTPIP核使用篇2、XTWLTPCL
Xilinx
7系列FPGA高速收发器GTX/GTH的一些基本概念
Xilinx
7
工作使我快乐
·
2020-08-22 10:46
FPGA基础进阶
verilog仿真产生差分时钟
在做pcie仿真的时候，看到
xilinx
官方的的这种产生差分时钟的方法觉得很好，在此做个笔记，同时分享给大家。
Mr.zhang_FPGA
·
2020-08-22 10:40
FPGA
仿真
关于
xilinx
客户自己生成 IP 加密
Xilinx
有直接的视频教程https://www.
xilinx
.com/video/hardware/using-ip-encryption-vivado-design-suite.html在UG1118
碰碰跳跳
·
2020-08-22 10:30
xilinx
EDA
器件
把
Xilinx
的IPCORE解密成源代码的方法
把
Xilinx
的IPCORE解密成源代码的方法1.加密的文件格式以can_v1_5/can_tl_bsp.vhd为例子a)前8个字节XlxV38EB是加密的版本号，没研究过其他加密版本，不知道有什么不同后面的
碰碰跳跳
·
2020-08-22 10:30
xilinx
EDA
器件
xilinx
安装驱动失败或者驱动不适用于该平台解决方案
在
xilinx
驱动安装的过程中，可能会碰到驱动安装失败，或者安装错误，出现驱动不适用于该平台的问题。
Phenixyf
·
2020-08-22 10:30
XILINX
ISE
如何利用Device DNA实现FPGA设计加密
Xilinx
所有的FPGA器件都有DeviceDNA，这是一个57bit的二进制序列，在器件生产的时候烧死到芯片里面，每个芯片都是唯一的。
傻子与白痴
·
2020-08-22 10:56
FPGA
（4）ISE14.7 ChipScope使用流程（FPGA不积跬步101）
ChipScope是
Xilinx
提供的一个校验FPGA设计的工具，它的本质是片上逻辑分析仪。主要功能是通过JTAG口，在线实时读取FPGA的内部信号。2ChipScope工作原理？
宁静致远dream
·
2020-08-22 10:14
FPGA小试牛刀
zynq7000程序加密(一)
参考资料：应用笔记6391：不是加密专家也可实现安全认证；来自对称加密和非对称加密的详细说明；来自
Xilinx
Zynq-7000如何保护客户的知识产权；来自ZYNQU-BOOT鉴权和解密方法（authentication
luo_xian_neng
·
2020-08-22 10:36
Xilinx
Zynq7000开发
xilinx
--IOB（1）
从下面的FPGA结构看，基本可以分成5大块，CLB/IOB/DCM/DSP/Block_RAMhttps://china.
xilinx
.com/support/documentation/white_papers
桌上的墨水
·
2020-08-22 10:31
关于
Xilinx
-FPGA的DNA的使用场景和读取方法
Xilinx
每一个FPGA都有一个独特的ID，也就是DeviceDNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术
Evening_FPGA
·
2020-08-22 10:16
FPGA
xilinx
生成mcs，下载flash问题解决方法
大多数fpga初学者，在下载flash的时候，往往不加bitstream约束，无法下载flash，可能有的不需要加，就可以下载，这里给大家简单介绍一下SPI和BPIflash的约束，以下作为设计参考，不同的板子不同的约束。1.SPIflash约束这里spiflash约束是针对博兰锐思主板M7的N25Q128A13BSF40ESPIflash进行的约束set_propertyCFGBVSVCCO[c
kobesdu
·
2020-08-22 10:14
zynq
7-1 Verilog 计时器
使用工具：
Xilinx
ISE14.7使用Verilog实现秒表计时器在设计秒表计时器中涉及到了计时器使能信号（start，stop和inc（手动增加数位））以及计时器数据增大进位的设计计时器的使能信号使用了状态机来控制方便从开始状态到暂停状态以及从暂停到继续状态的转换计时器数据的操作使用了
hyhop150
·
2020-08-22 10:50
Verilog成长记
ISE 设计、综合及仿真流程
终于指导完全国电设回家了，在家两星期时间里，除了把美食都重新过一遍外，计划做两件事，其中一件事就是学会
Xilinx
ISE软件。
hunterlew
·
2020-08-22 10:48
FPGA学习
Xilinx
SDK无法使用math.h的解决办法
在使用
Xilinx
SDK时，发现无法使用math.h中的一些函数，比如pow()，sqrt()等；原因在于使用math.h中声明的库函数还有一点特殊之处，就是gcc命令行必须加-lm选项，因为数学函数位于
鹤影随行
·
2020-08-22 10:44
ZYNQ
math.h
xilinx
sdk
在
XILINX
中差分输入信号到单端信号的转换
在
XILINX
中差分输入信号到单端信号的转换一理论基础：1理论：差分传输是一种信号传输技术，区别于传统的一根信号线一根地线的做法，差分传输如图所示，在这两根线上都传输信号，这两个信号的振幅相等，相位相反
houyichaochao
·
2020-08-22 10:44
模拟电路
数字电路
C语言
STM32
单片机
FPGA 原语 怎么找
altera的在quartus界面的help--help_topics--primitives里
xilinx
的在vivado界面的tools--language_templates--verilog--
gaoxcv
·
2020-08-22 09:25
fpga原理
Zedboard之Hello World（ISE14.6）
：1、通过USART和PC端通信，显示“HelloWorld”2、PC端发送Hex，相应的LED亮起（这里有MIO和EMIO各4个）平台如下：Zedboard板子一枚、ISE14.6河蟹版软件一套据说
Xilinx
edo_full
·
2020-08-22 09:18
Zynq
Zedboard
helloworld
ISE_软件基本使用流程（win10 的bug&工程&约束&仿真&烧写&mcs固化）
、下载程序3、win10与ISE的bug解决方案4、固化程序5、ISE搭配Modelsim软件的使用1、关联modelsim路径2、添加TB文件3、编译仿真库实现功能仿真4、门级仿真6、ISE无法编译
XILINX
ciscomonkey
·
2020-08-22 09:03
Xilinx_ISE
XILINX
原语使用
XILINX
原语使用原语，其英文名字为Primitive，是
Xilinx
针对其器件特征开发的一系列常用模块的名字，用户可以将其看成
Xilinx
公司为用户提供的ip，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元
我在北雷学IC
·
2020-08-22 09:28
分享
xilinx
下载mcs文件到flash
http://wenku.baidu.com/view/0103a23b5727a5e9856a6156.htmlhttp://blog.csdn.net/ywhfdl/article/details/7632979首先要将bit文件转为MCS文件，然后下载MCS文件到ROM中。在ISE或EDK下生成BIT文件，可通过IMPACT对FPGA进行配制，bit文件是配制到FPGA内部RAM的，掉电就没
weiweiliulu
·
2020-08-22 09:28
xilinx
xilinx
IDDR原语时序图
OPPOSITE_EDGEMode传统的输入DDR解决方案或OPPOSITE_EDGE模式是通过ILOGIC模块中的单个输入实现的。数据在时钟的上升沿通过输出Q1提供给FPGA逻辑，在时钟的下降沿通过输出Q2提供给FPGA逻辑。该结构类似于Virtex-6FPGA实现。图1显示了使用OPPOSITE_EDGE模式的输入DDR的时序图。SAME_EDGEMode在SAME_EDGE模式下，数据在同一
u011600372
·
2020-08-22 09:26
xilinx
如何对
xilinx
FPGA进行bit文件加密
加密的优点
xilinx
的V6和7全系列FPGA支持AES256加密，加密的好处：1，可以防止别人回读或者对你的程序进行逆向；2，防止更改烧写的bit文件。
kuangxin_0
·
2020-08-22 09:25
FPGA
ISE iMPACT bit生成mcs
一，bit转换成mcs文件1,打开开始菜单->选择所有应用程序->
Xilinx
DesignToos->ISEDesignSuite14.7->ISEDesignTools->64bitsTolls->iMPACT2
dragon_cdut
·
2020-08-22 09:51
zynq
7000
SOC
Xilinx
公司原语的使用方法
Xilinx
公司原语的使用方法原语，其英文名字为Primitive，是
Xilinx
针对其器件特征开发的一系列常用模块的名字，用户可以将其看成
Xilinx
公司为用户提供的库函数，类似于C++中的“cout
Phenixyf
·
2020-08-22 09:13
FPGA
Xilinx
FPGA原语总结
e3623a60caaedd3383c4d3e2.htmlBUFGIBUF和IBUFDSIBUFG和IBUFGDSOBUF和OBUFDSOBUFG和OBUFGDS原语，其英文名字为Primitive，是
Xilinx
dxz44444
·
2020-08-22 09:30
FPGA资源
FPGA之原语的使用
不管在Altera还是在
Xilinx
的开发工具中，都有许多的原语。这些原语相当于函数调用，其实就是模块调用。除了原语，还有基本语法，真是太好了！那我们怎么看这些东西呢？
Snail_Walker
·
2020-08-22 09:56
Digital
Chip
Design
Xilinx
ISE在Win10下的一些问题。
解决方法：（引自百度文库.杨丹）找到程序安装路径下的这两个文件夹X:\
Xilinx
\14.7\ISE_DS\ISE\lib\nt64X:
calmisi
·
2020-08-22 09:48
FPGA
FPGA配置MC8051IP软核
AlteraFPGA开发板，恰好在网上看到FPGA搭建ARMx系列软核的文章，也想动手往这块板子配置ARMx软核，无奈的是针对Altera的FPGA配置ARM软核没有太多大佬跟进（有哪位dalao实现了请分享下…），
Xilinx
QuanSirX
·
2020-08-22 09:14
FPGA
MC8051
FPGA加速卡
1.板卡概述本平台是一款基于PCIExpress总线架构的高性能FPGA算法加速卡，该FPGA加速板卡采用
Xilinx
的高性能7系列FPGA作为运算节点。
book9997
·
2020-08-22 09:41
Xilinx
原语
使用原语的好处，可以直接例化使用，不用定制IP；即可通过复制原语的语句，然后例化IP，就可使用；
Xilinx
是通过直接修改原语中的参数再例化IP来使用；
Xilinx
公司的原语分为10类，包括：计算组件，
Chauncey_wu
·
2020-08-22 09:39
FPGA开发
[zz]
Xilinx
中ise原语的使用
1、IBUFGDS输入全局时钟及DCM分频使用：IBUFGDS#(.DIFF_TERM("FALSE"),//DifferentialTermination(Virtex-4/5,Spartan-3E/3A).IOSTANDARD("DEFAULT")//SpecifiestheI/Ostandardforthisbuffer)IBUFGDS_inst(.O(CLK_SYS),//Clockbuf
Catsirblack
·
2020-08-22 09:04
FPGA
Xilinx
FPGA全局时钟和第二全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(
bigint6904
·
2020-08-22 09:29
Xilinx
原语简介--（
Xilinx
FPGA开发实用教程）
前言简要整理本书部分章节内容，详细内容可以参考阅读原著《
Xilinx
FPGA开发实用教程--田耘著》！
工作使我快乐
·
2020-08-22 09:01
FPGA基础进阶
（27）
XILINX
FPGA bit文件转换成MCS文件（FPGA不积跬步101）
1引言当FPGABIT文件在线调试结束后，就不能下载BIT文件了，BIT文件加载掉电丢失；这时就需要固化FPGA文件，一般是将BIT文件转换为MCS文件，然后将该文件加载到FLASH中，掉电不会丢失，但是加载完后需要重启板卡。2BIT文件转换为MCS文件流程2.1使用软件1）ISE14.7（IMPCAT）2）vivado2018.32.2MCS转换流程（IMPCAT）1）转备好要转换的bit文件；
宁静致远dream
·
2020-08-22 09:12
FPGA小试牛刀
（28）
XIlinx
FPGA 原语简介（FPGA不积跬步101）
笔者主要从事
Xilinx
FPGA开发，这里只介绍
XIlinx
FPGA原语。使用原语的好处，可以直接例化使用，不用定制IP；项目开发中经常用到和IO有关的原语。
宁静致远dream
·
2020-08-22 09:12
FPGA小试牛刀
上一页
29
30
31
32
33
34
35
36
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他