vivado2017.4入门使用1.0

vivado2017.4的基本入门

1.1 软件界面

1.1.1 建立项目

打开界面，快速开始->创建项目

点击NEXT，进入下一界面

输入文件名称和保存路径，默认对勾，建议命名加语言后缀，比如：_Verilog
输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指定存储路径下建立独立的文件夹。设置完成后，点击Next。 注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。

选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在 新建工程的过程中添加设计源文件。点击Next。

对FPGA开发板的型号选择，如果只是单纯的学习语言和仿真，任选一型号即可，若要最后在FPGA上实现工程，需要选取对应的FPGA型号。
根据使用的FPGA开发平台，选择对应的FPGA目标器件。
（以UESTC数字电路课程所用硬木课堂FPGA开发板为例，为选中型号的FPGA）

点击NEXT

确认相关信息与设计所用的的 FPGA 器件信息是否一致，一致请点击 Finish，不一致，请 返回上一步修改。

1.1.2 主界面

得到如下的空白 Vivado 工程界面，完成空白工程新建。

进入主界面，左侧为导航栏，包括RTL分析，仿真，综合等；
项目管理窗口“Sources”窗口会用到。
点击该窗口的“+”建立源文件。
或点击 Flow Navigator 下的 Project Manager->Add Sources 打开设计文件导入添加对话框。

包括约束文件，设计（源）文件和仿真（源）文件。
约束文件是要在FPGA上运行的物理约束；设计文件是Verilog代码文件，仿真文件是运行仿真时所设置的条件。
先建立设计文件。点击NEXT。

如果有现有的 V 文件，可以通过 Add Files 一项添加。在这里，我们要新建文件，所以选 择 Create File 一项。
需要建立新的文件，点击creat file。

选择语言类型和输入文件名，点击OK，点击FINISH。
注：名称中不可出现中文和空格。

需要对模块进行定义（输入输出）可以在这里进行定义，也可直接点击OK，跳过之后直接在模块代码中定义。不过直接跳过会弹出一个询问界面，点击“Yes”.

设计文件建立成功，双击文件名，即可进入编辑视图。
新建的设计文件即存在于 Sources 中的 Design Sources 中。双击打开该文件，输入相应的设计代码。

仿真文件同理，但是要注意仿真文件不需要输入输出。

到这里就可以进行最基本的创建文件进行仿真和RTL分析了，在左侧导航栏进行实现即可。