- 【无标题】采集板设计
weixin_42366388
测试工具
设计包含16片AD9680ADC和XilinxXC7V690FPGA的电路板需要解决高速数据接口、电源管理、时钟同步及PCB布局等关键挑战。**1.系统架构设计**####**核心组件**-**ADC**:16片AD9680(双通道14-bit1GSPS,JESD204B接口)-**FPGA**:XilinxXC7V690T-2FFG1761I(含48个GTX收发器,12.5Gbps/通道)-**
- set_clock_groups
jh你好
硬件工程
一、命令参数与工具处理逻辑核心参数定义参数定义工具行为工具兼容性-asynchronous完全异步时钟组,无任何相位或频率关系(如独立晶振、不同时钟树)工具完全禁用组间路径的时序分析,但需用户自行处理跨时钟域(CDC)问题XilinxVivado、IntelQuartus、Gowin(等效参数-Exclusive)-logically_exclusive逻辑互斥时钟组,同一时刻仅一个有效(如MUX
- [Vivado] IP核学习之Block Memory Generator
奕天者
FPGA学习学习fpga开发ip
具体参考Xilinx文档,pg058-blk-mem-genVersion8.4。一、BlockMemoryGenerator有什么用?BlockMemoryGenerator是Vivado中的IP核,即块存储器生成器。BlockMemoryGeneratorIP核是一种高级内存构造器,可使用Xilinxfpga中的嵌入式块RAM资源来生成面积和性能优化的内存空间。BlockMemoryGener
- 【vivado】debug相关时钟及其约束关系
liuchj04
XilinxSoCFPGAfpga开发
一、前言在xilinxfpga的degug过程中,经常出现由于时钟不对而导致的观测波形失败,要想能够解决这些问题需要了解其debug的组成环境以及之间的数据流。本文主要介绍debug过程中需要的时钟及各时钟之间的关系。二、debug相关时钟Vivado硬件管理器使用JTAG接口与VivadoDebug内核进行通信,DebugHub在FPGA器件的JTAG边界扫描(BSCAN)接口和VivadoDe
- 【安路科技FPGA软件TangDynasty】避坑总结和心得
月薪不过亿
fpga开发科技
前面的话作为为数不多的几个“纯国产化”的FPGA芯片,安路科技的FPGA芯片在军工领域有着很大的号召力。平心而论,安路科技的FPGA只能说够用,在速度越来越快资源越来越丰富的FPGA领域,真正干大活,还得是别家,甚至很多场景下只能用xilinx家或者altera的,哦不,是AMD和INTEL家的。本文主要总结一下在使用安路FPGA以及安路TD软件这些年来踩过的坑、那些反直觉的使用体验以及一些设计心
- 【PCIE737】基于全高PCIe x8总线的KU115 FPGA高性能硬件加速卡
北京青翼科技
图像处理产品图像处理信号处理人工智能智能硬件
产品概述PCIE737是一款基于PCIE总线架构的KU115FPGA的12路光纤通道处理平台,该板卡具有1个PCIeGen3x8主机接口、3个QSFP+40G光纤接口,可以实现3路QSFP+40G光纤的数据实时采集、实时缓存与PCIE高速传输。该板卡采用Xilinx的高性能KintexUltraScale系列FPGAXCKU115作为主处理器,板载4组独立的64位DDR4SDRAM超大容量数据缓存
- Xilinx FPGA用于QSFP模块调试的实战指南
不教书的塞涅卡
本文还有配套的精品资源,点击获取简介:本项目旨在利用XilinxFPGA进行QSFP模块的调试,着重介绍接口设计、PHY层配置、逻辑控制、误码率测试和眼图分析等关键步骤。QSFP作为数据中心和电信网络的高带宽传输解决方案,其调试在100Gbps时代尤为关键。通过此项目,开发者将掌握高速接口调试的核心技能,并提升在光通信系统中应用FPGA的专业能力。1.FPGA在电子设计中的应用1.1FPGA的基本
- petalinux-build ERROR
Ret0
嵌入式硬件
最近编译Xilinx的固件的时候报了一个错,看的我云里雾里,一度认为ubuntu的版本跟petalinux的版本不匹配,想要重新安装操作系统和编译环境,想想都头大。petalinux-create-tproject--templatezynqMP-npetalinux-config--get-hw-description=./petalinux-build第二条命令导入的zu11eg的hdf然后就
- 大学实验课设无忧 ------ 基于FPGA动态数码管数字时钟
FPGA猫
大学实验课设无忧fpga开发
一、前言动态数码管显示是FPGA开发中常见的应用场景之一,尤其在数字时钟、计数器等设计中广泛应用。本文将介绍如何使用FPGA实现一个基于动态数码管的数字时钟,能够显示时、分、秒。该设计基于XilinxFPGA开发板,使用VerilogHDL编写代码,适合初学者学习和参考。二、设计思路本设计分为以下主要模块:时钟分频模块:将系统时钟分频为1Hz信号,用于计时或符合设计需求的频率。动态扫描模块:控制数
- Xilinx FPGA开发指南-7系列FPGA配置引脚定义(草稿)
RunningCamel
fpga开发
目录配置引脚定义表配置引脚定义表配置引脚定义表引脚名称BANK类型方向描述CFGBVS0专用引脚Input配置组电压选择CFGBVS确定专用配置组0的I/O电压工作范围和电压容限,以及AMDSpartan™-7,AMDArtix™-7和AMDKintex™-7系列中银行14和15的多功能配置引脚。CFGBVS在所有7系列器件中始终为专用组0选择工作电压。CFGBVS只在配置时选择多功能配置组14和
- Tria Technologies RFSoC 平台 - 入门指南
东枫科技
USRPfpga开发5G
TriaTechnologiesRFSoC平台-入门指南适用于RFSoCGen-3的宽带毫米波无线电开发平台该平台将Otava和Avnet联合开发的OtavaDTRX2双收发器毫米波无线电卡与AMDXilinxZynq®UltraScale+™RFSoCZCU208评估套件相结合。5G毫米波相控阵天线模块开发平台该平台使开发人员能够使用AMDZynq®UltraScale+™RFSoCGen3
- Xilinx 7系列FPGA架构之时钟资源(一)
FPGA技术实战
FPGA器件架构XinxFPGA硬件设计FPGA架构时钟时钟输入
引言:从本文开始,我们陆续介绍Xilinx7系列FPGA的时钟资源架构,熟练掌握时钟资源对于FPGA硬件设计工程师及软件设计工程师都非常重要。本章概述7系列FPGA时钟,比较了7系列FPGA时钟和前几代FPGA差异,总结7系列FPGA中的时钟连接。有关7系列FPGA时钟资源使用的详细信息,请关注后续文章。时钟资源架构概述7系列FPGA与前一代FPGA时钟资源差异时钟资源连接概述1.时钟资源架构概述
- 赛灵思 Xilinx UG1506 - Versal ACAP 开发板系统设计方法指南(中文版) (v2021.2)
芯语芯愿
赛灵思中文版技术文档fpga开发赛灵思Vivado系统设计Versal
文件类型:方法指南本文档旨在描述推荐的设计方法,帮助用户以赛灵思Versal™ACAP为目标,采用正确方式设计开发板系统。PDF链接在此:https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1506-acap-board-system-design-methodo
- FPGA实现光纤通信(3)——光纤8b/10b编码数据回环
得之坦然,失之淡然。
FPGA学习笔记fpga开发开源
前言光纤通信属于高速串行通信,具有较高的数据传输速率,通常用于服务器以及通信设备之间用于高速数据交换,对于xilinx7系列的FPGA,内部具有集成的高速接口用于实现光纤通信。本次就来实现8b/10b编码数据回环。测试环境:vivado版本:2020.02FPGA芯片:XC7K70T测试说明:进行光纤8B/10B编码数据回环测试8B/10B编码简介8b/10b编码是由IBM公司的Widmer和Fr
- 数码管扫描显示verilog_如何开始Xilinx FPGA开发之旅 第二课 EGO1数码管与键盘
weixin_39869959
数码管扫描显示verilog
庚子年,我们的EGO1在疫情当中作为口袋实验平台成为了众多高校的复课利器。其中的成功案例更是得到了新华社网媒与CCTV教育频道的报道。借此东风,为了让更多的老师与学生熟悉了解Xilinx,更好的入门学习FPGA知识,我们的师资培训直播已开设EGO1专题直播,欢迎新老朋友跟踪关注。第二课----EGO1数码管与键盘本周的直播我们将介绍EGO1的外设使用案例,介绍数码管扫描的原理和PS/2协议。并教大
- FPGA入门学习之Vivado-数码管驱动设计实验
ZdqDeveloper
fpga开发学习FPGA
在本篇文章中,我们将介绍如何使用Vivado软件进行FPGA的数码管驱动设计实验。数码管是一种常见的输出设备,用于显示数字或字符等信息。通过本实验,您将学习如何使用FPGA来控制数码管的显示,并编写相应的Verilog代码。实验准备:Vivado软件的安装和配置。FPGA开发板(如Xilinx的Basys3)。实验步骤:步骤1:创建新工程打开Vivado软件,并选择"CreateProject"来
- Xilinx AXI DMA驱动与Petalinux集成实战指南
Nate Hillick
本文还有配套的精品资源,点击获取简介:AXIDMA是Xilinx为FPGA设计的高性能DMA控制器,用于片上存储器与外设间高速数据传输。本项目文件集包含了AXIDMA驱动配置文件,用于Petalinux环境下的集成与配置。介绍AXIDMA基本概念、组件、集成步骤、DMA驱动程序、应用场景以及配置文件解析,旨在帮助开发者在嵌入式Linux系统中高效利用AXIDMA。1.XilinxAXIDMA控制器
- FPGA GTP 4K30Hz SDI视频的接收,处理及发送的实现笔记
qsj_csdn
fpga
1,硬件实现框架SDI的视频数据经M22564接收后转为差分信号输入到FPGA,FPGA经过处理后通过M22428转为同轴信号输出。我实现的功能是将输入的4K30Hz的SDI视频流加上OSD显示,在将其输出。2,FPGA处理流程图说明:1,GTPTransceivers这是Xilinx自带的IP核,实现信号的串并转换,根据ug482可知,其支持的速率是在500Mb/s到6.6Gb/s之间,所以完全
- ZYNQ + Linux
jerwey
linuxzynq
ZYNQLinux操作系统移植说明文档http://xilinx.eetrend.com/content/2019/100018437.html1,组成ZYNQ上面移植Linux操作系统包括四个部分,uboot,devicetree,kernel,ramdisk.其中uboot类似于bios,负责对设备进行简单的初始化,devicetree以树的形式对zynq相连的硬件设备进行描述,kernel是
- Xilinx FPGA全局时钟和第二全局时钟资源的使用方法
yundanfengqing_nuc
FPGA
“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果;如果使用不当,不但会影响设计的工作频率和稳定性等,甚至会导致设计的综合、实现过程出错。本文总结了XilinxFPGA全局时钟和第二全局时钟资源的使用方法,并强调了应用中的注意事项。目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更
- FPGA-全局时钟缓冲IBUFG BUFG IBUFGDS ODDR2
kelinnn
FPGAfpga嵌入式buffer
学习内容全局时钟缓冲,输入缓冲,输出缓冲开发环境xilinxspartan6、ISE14.7、modelsim10.5写在前面的话当你用ISE14.7时可能会出现如下的报错Thisdesigncontainsaglobalbufferinstance,,drivingthenet,,thatisdrivingthefollowing(first30)non-clockloadpins.Thisde
- xilinx vivado PULLMODE 设置思路
坚持每天写程序
fpga开发
1.xilinx引脚分类XilinxIO的分类:以XC7A100TFGG484为例,其引脚分类如下:1.UserIO(用户IO):用户使用的普通IO1.1专用(Dedicated)IO:命名为IO_LXXY_#、IO_XX_#的引脚,有固定的特定用途,多为底层特定功能的直接实现,如差分对信号、关键控制信号等,不能随意变更。1.2多功能(Multi-Function)IO:命名为IO_LXXY_ZZ
- Xilinx 7系列FPGA架构之器件配置(二)
FPGA技术实战
FPGA器件架构XinxFPGA硬件设计fpga开发
引言:本文我们介绍下7系列FPGA的配置接口,在进行硬件电路图设计时,这也是我们非常关心的内容,本文主要介绍配置模式的选择、配置管脚定义以及如何选择CFGBVS管脚电压及Bank14/15电压。1.概述Xilinx®7系列设备有五个配置接口。每个配置接口对应一个或多个配置模式和总线宽度,如表1所示。有关接口详细的时序信息,可以参阅相应的7系列FPGA数据手册。配置时序主要与FPGA配置时钟管脚CC
- Xilinx 7系列FPGA架构之器件配置(一)
FPGA技术实战
FPGA器件架构XinxFPGA硬件设计fpga开发
引言:本系列博文描述7系列FPGA配置的技术参考。作为开篇,简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。本文描述的配置方法和功能适用于所有7系列家族器件,只有少数例外。1.概述Xilinx®7系列FPGA通过将特定于应用程序的配置数据(位流)加载到内存中进行配置。7系列FPGA可以主动从外部非易失性存储设备加载,也可以通过外部智能源(如微处理器、DS
- 如何设计实现完成一个FPGA项目
芯作者
D1:verilog设计D1:VHDL设计fpga开发
设计并完成一个FPGA项目是一个复杂但非常有价值的工程任务。以下是一个详细的步骤指南,帮助你从零开始完成一个FPGA项目。1.项目定义与需求分析确定项目目标:明确项目要实现的功能和性能指标。需求分析:列出所有功能需求、性能需求、接口需求等。可行性分析:评估技术可行性、成本和时间预算。2.硬件选择FPGA芯片选择:根据项目需求选择合适的FPGA芯片(如Xilinx、Intel/Altera、Latt
- 在Xilinx FPGA上快速实现 JESD204B
长弓的坚持
总线接口协议存储
简介JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的B修订版支持高达12.5Gbps串行数据速率,并可确保JESD204链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升,JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外,FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/C
- FPGA时序分析
远行者223
FPGAleariningfpga开发
FPGA时序分析1.1亚稳态FPGA中亚稳态【Tsu建立时间】【Th保持时间】【Tmet决断时间】【recovery恢复时间】【removal移除时间】1.2跨时钟域分析CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】1.3全局复位Xilinx全局复位要点1.4数制与进制原码、反码、补码补码对于有符号负数是先取反再加一,勿弄反典型例题展示
- FPGA随记——OSERDESE2和IERDESE2
一口一口吃成大V
FPGA随记fpga开发
http://t.csdnimg.cn/yNvxf---看这个篇吧这个挺好的OSERDESE2模块要求复位信号高电平有效,并且需要将异步复位信号同步到串行时钟域。除了用原语调用,还可以用HighSpeedSelectIOWizard这个IP进行调用针对具体selectIO这个IP的使用和介绍,参考这个文档:XilinxSelectIOIP使用说明(一)_selectiobitslip-CSDN博客
- 用VCS直接仿真vivado工程
啊节奏不对
vcs仿真fpga开发risc-v嵌入式硬件
用VCS直接仿真vivado工程前言编译vcs仿真库simulation设置RunSimulation写Makefile执行脚本,运行vcs仿真前言在日常搬砖过程中,在ICdesign进行fpga原型验证时,在上fpga测试之前,往往需要对vivado工程进行仿真,而vivado工程中可能存在较多的xilinxip或者blockdesign,直接使用vivado仿真,速度难以接收。如果使用vcs进
- Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现
2401_84185145
程序员fpga开发
理论上,FPGA从编程到下载实现预期功能的过程最少仅需要上述7个步骤中的4、5、6和7,即RTL分析、综合、实现和下载。其中的RTL分析、综合、实现的具体含义和区别又是什么?2、RTL分析(RTLanalysis)一般来讲,通常的设计输入都是Verilog、VHDL或者SystemVerilog等硬件描述语言HDL编写的文件,RTL分析这一步就是将HDL语言转化成逻辑电路图的过程。比如HDL语言描
- SQL的各种连接查询
xieke90
UNION ALLUNION外连接内连接JOIN
一、内连接
概念:内连接就是使用比较运算符根据每个表共有的列的值匹配两个表中的行。
内连接(join 或者inner join )
SQL语法:
select * fron
- java编程思想--复用类
百合不是茶
java继承代理组合final类
复用类看着标题都不知道是什么,再加上java编程思想翻译的比价难懂,所以知道现在才看这本软件界的奇书
一:组合语法:就是将对象的引用放到新类中即可
代码:
package com.wj.reuse;
/**
*
* @author Administrator 组
- [开源与生态系统]国产CPU的生态系统
comsci
cpu
计算机要从娃娃抓起...而孩子最喜欢玩游戏....
要让国产CPU在国内市场形成自己的生态系统和产业链,国家和企业就不能够忘记游戏这个非常关键的环节....
投入一些资金和资源,人力和政策,让游
- JVM内存区域划分Eden Space、Survivor Space、Tenured Gen,Perm Gen解释
商人shang
jvm内存
jvm区域总体分两类,heap区和非heap区。heap区又分:Eden Space(伊甸园)、Survivor Space(幸存者区)、Tenured Gen(老年代-养老区)。 非heap区又分:Code Cache(代码缓存区)、Perm Gen(永久代)、Jvm Stack(java虚拟机栈)、Local Method Statck(本地方法栈)。
HotSpot虚拟机GC算法采用分代收
- 页面上调用 QQ
oloz
qq
<A href="tencent://message/?uin=707321921&Site=有事Q我&Menu=yes">
<img style="border:0px;" src=http://wpa.qq.com/pa?p=1:707321921:1></a>
- 一些问题
文强chu
问题
1.eclipse 导出 doc 出现“The Javadoc command does not exist.” javadoc command 选择 jdk/bin/javadoc.exe 2.tomcate 配置 web 项目 .....
SQL:3.mysql * 必须得放前面 否则 select&nbs
- 生活没有安全感
小桔子
生活孤独安全感
圈子好小,身边朋友没几个,交心的更是少之又少。在深圳,除了男朋友,没几个亲密的人。不知不觉男朋友成了唯一的依靠,毫不夸张的说,业余生活的全部。现在感情好,也很幸福的。但是说不准难免人心会变嘛,不发生什么大家都乐融融,发生什么很难处理。我想说如果不幸被分手(无论原因如何),生活难免变化很大,在深圳,我没交心的朋友。明
- php 基础语法
aichenglong
php 基本语法
1 .1 php变量必须以$开头
<?php
$a=” b”;
echo
?>
1 .2 php基本数据库类型 Integer float/double Boolean string
1 .3 复合数据类型 数组array和对象 object
1 .4 特殊数据类型 null 资源类型(resource) $co
- mybatis tools 配置详解
AILIKES
mybatis
MyBatis Generator中文文档
MyBatis Generator中文文档地址:
http://generator.sturgeon.mopaas.com/
该中文文档由于尽可能和原文内容一致,所以有些地方如果不熟悉,看中文版的文档的也会有一定的障碍,所以本章根据该中文文档以及实际应用,使用通俗的语言来讲解详细的配置。
本文使用Markdown进行编辑,但是博客显示效
- 继承与多态的探讨
百合不是茶
JAVA面向对象 继承 对象
继承 extends 多态
继承是面向对象最经常使用的特征之一:继承语法是通过继承发、基类的域和方法 //继承就是从现有的类中生成一个新的类,这个新类拥有现有类的所有extends是使用继承的关键字:
在A类中定义属性和方法;
class A{
//定义属性
int age;
//定义方法
public void go
- JS的undefined与null的实例
bijian1013
JavaScriptJavaScript
<form name="theform" id="theform">
</form>
<script language="javascript">
var a
alert(typeof(b)); //这里提示undefined
if(theform.datas
- TDD实践(一)
bijian1013
java敏捷TDD
一.TDD概述
TDD:测试驱动开发,它的基本思想就是在开发功能代码之前,先编写测试代码。也就是说在明确要开发某个功能后,首先思考如何对这个功能进行测试,并完成测试代码的编写,然后编写相关的代码满足这些测试用例。然后循环进行添加其他功能,直到完全部功能的开发。
- [Maven学习笔记十]Maven Profile与资源文件过滤器
bit1129
maven
什么是Maven Profile
Maven Profile的含义是针对编译打包环境和编译打包目的配置定制,可以在不同的环境上选择相应的配置,例如DB信息,可以根据是为开发环境编译打包,还是为生产环境编译打包,动态的选择正确的DB配置信息
Profile的激活机制
1.Profile可以手工激活,比如在Intellij Idea的Maven Project视图中可以选择一个P
- 【Hive八】Hive用户自定义生成表函数(UDTF)
bit1129
hive
1. 什么是UDTF
UDTF,是User Defined Table-Generating Functions,一眼看上去,貌似是用户自定义生成表函数,这个生成表不应该理解为生成了一个HQL Table, 貌似更应该理解为生成了类似关系表的二维行数据集
2. 如何实现UDTF
继承org.apache.hadoop.hive.ql.udf.generic
- tfs restful api 加auth 2.0认计
ronin47
目前思考如何给tfs的ngx-tfs api增加安全性。有如下两点:
一是基于客户端的ip设置。这个比较容易实现。
二是基于OAuth2.0认证,这个需要lua,实现起来相对于一来说,有些难度。
现在重点介绍第二种方法实现思路。
前言:我们使用Nginx的Lua中间件建立了OAuth2认证和授权层。如果你也有此打算,阅读下面的文档,实现自动化并获得收益。SeatGe
- jdk环境变量配置
byalias
javajdk
进行java开发,首先要安装jdk,安装了jdk后还要进行环境变量配置:
1、下载jdk(http://java.sun.com/javase/downloads/index.jsp),我下载的版本是:jdk-7u79-windows-x64.exe
2、安装jdk-7u79-windows-x64.exe
3、配置环境变量:右击"计算机"-->&quo
- 《代码大全》表驱动法-Table Driven Approach-2
bylijinnan
java
package com.ljn.base;
import java.io.BufferedReader;
import java.io.FileInputStream;
import java.io.InputStreamReader;
import java.util.ArrayList;
import java.util.Collections;
import java.uti
- SQL 数值四舍五入 小数点后保留2位
chicony
四舍五入
1.round() 函数是四舍五入用,第一个参数是我们要被操作的数据,第二个参数是设置我们四舍五入之后小数点后显示几位。
2.numeric 函数的2个参数,第一个表示数据长度,第二个参数表示小数点后位数。
例如:
select cast(round(12.5,2) as numeric(5,2))  
- c++运算符重载
CrazyMizzz
C++
一、加+,减-,乘*,除/ 的运算符重载
Rational operator*(const Rational &x) const{
return Rational(x.a * this->a);
}
在这里只写乘法的,加减除的写法类似
二、<<输出,>>输入的运算符重载
&nb
- hive DDL语法汇总
daizj
hive修改列DDL修改表
hive DDL语法汇总
1、对表重命名
hive> ALTER TABLE table_name RENAME TO new_table_name;
2、修改表备注
hive> ALTER TABLE table_name SET TBLPROPERTIES ('comment' = new_comm
- jbox使用说明
dcj3sjt126com
Web
参考网址:http://www.kudystudio.com/jbox/jbox-demo.html jBox v2.3 beta [
点击下载]
技术交流QQGroup:172543951 100521167
[2011-11-11] jBox v2.3 正式版
- [调整&修复] IE6下有iframe或页面有active、applet控件
- UISegmentedControl 开发笔记
dcj3sjt126com
// typedef NS_ENUM(NSInteger, UISegmentedControlStyle) {
// UISegmentedControlStylePlain, // large plain
&
- Slick生成表映射文件
ekian
scala
Scala添加SLICK进行数据库操作,需在sbt文件上添加slick-codegen包
"com.typesafe.slick" %% "slick-codegen" % slickVersion
因为我是连接SQL Server数据库,还需添加slick-extensions,jtds包
"com.typesa
- ES-TEST
gengzg
test
package com.MarkNum;
import java.io.IOException;
import java.util.Date;
import java.util.HashMap;
import java.util.Map;
import javax.servlet.ServletException;
import javax.servlet.annotation
- 为何外键不再推荐使用
hugh.wang
mysqlDB
表的关联,是一种逻辑关系,并不需要进行物理上的“硬关联”,而且你所期望的关联,其实只是其数据上存在一定的联系而已,而这种联系实际上是在设计之初就定义好的固有逻辑。
在业务代码中实现的时候,只要按照设计之初的这种固有关联逻辑来处理数据即可,并不需要在数据库层面进行“硬关联”,因为在数据库层面通过使用外键的方式进行“硬关联”,会带来很多额外的资源消耗来进行一致性和完整性校验,即使很多时候我们并不
- 领域驱动设计
julyflame
VODAO设计模式DTOpo
概念:
VO(View Object):视图对象,用于展示层,它的作用是把某个指定页面(或组件)的所有数据封装起来。
DTO(Data Transfer Object):数据传输对象,这个概念来源于J2EE的设计模式,原来的目的是为了EJB的分布式应用提供粗粒度的数据实体,以减少分布式调用的次数,从而提高分布式调用的性能和降低网络负载,但在这里,我泛指用于展示层与服务层之间的数据传输对
- 单例设计模式
hm4123660
javaSingleton单例设计模式懒汉式饿汉式
单例模式是一种常用的软件设计模式。在它的核心结构中只包含一个被称为单例类的特殊类。通过单例模式可以保证系统中一个类只有一个实例而且该实例易于外界访问,从而方便对实例个数的控制并节约系统源。如果希望在系统中某个类的对象只能存在一个,单例模式是最好的解决方案。
&nb
- logback
zhb8015
loglogback
一、logback的介绍
Logback是由log4j创始人设计的又一个开源日志组件。logback当前分成三个模块:logback-core,logback- classic和logback-access。logback-core是其它两个模块的基础模块。logback-classic是log4j的一个 改良版本。此外logback-class
- 整合Kafka到Spark Streaming——代码示例和挑战
Stark_Summer
sparkstormzookeeperPARALLELISMprocessing
作者Michael G. Noll是瑞士的一位工程师和研究员,效力于Verisign,是Verisign实验室的大规模数据分析基础设施(基础Hadoop)的技术主管。本文,Michael详细的演示了如何将Kafka整合到Spark Streaming中。 期间, Michael还提到了将Kafka整合到 Spark Streaming中的一些现状,非常值得阅读,虽然有一些信息在Spark 1.2版
- spring-master-slave-commondao
王新春
DAOspringdataSourceslavemaster
互联网的web项目,都有个特点:请求的并发量高,其中请求最耗时的db操作,又是系统优化的重中之重。
为此,往往搭建 db的 一主多从库的 数据库架构。作为web的DAO层,要保证针对主库进行写操作,对多个从库进行读操作。当然在一些请求中,为了避免主从复制的延迟导致的数据不一致性,部分的读操作也要到主库上。(这种需求一般通过业务垂直分开,比如下单业务的代码所部署的机器,读去应该也要从主库读取数