- verilog 从入门到看得懂---verilog 的基本语法数据和运算
DKZ001
fpga开发
笔者之前主要是使用c语言和matab进行编程,从2024年年初开始接触verilog,通过了一周的学习,基本上对verilog的语法有了基本认知。总统来说,verilog的语法还是很简单的,主要难点是verilog是并行运行,并且强烈和硬件实际电路相关,在设计到的时候需要考虑时序问题和可综合问题。时序问题:因为verilog是基于硬件实现,在实现的时候要考虑到硬件电路的建立时间和稳定时间,所以会遇
- 【vivado】fpga时钟信号引入
刘小适
日拱一卒XilinxSoCFPGAfpga开发
FPGA的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xilinxfpga的外部时钟引入规则。一、从专用的MRCC/SRCC时钟引脚引入对于XilinxFPGA来说必须使用片上的MRCC或者SRCC引脚来把外部时钟信号引入FPGA、添加相关的时钟约束,然后再在FPGA上使用这些引入的时钟。二、从其他IO引入外部时钟如果设计
- Verilog语法-参数(parameter,localparam)
刘小适
Verilog设计硬件架构fpga开发
一、参数的用途Veilog中参数的关键词为parameter、localparam,它们在verilog模块的主要用途有两个:第一是便于阅读;第二是便于进行模块的修改。便于阅读很好理解,将代码中常用的数值参数化,用对应的逻辑含义来进行参数命名,这样变提高了代码的逻辑可读性。便于修改主要是两个方面,一方面是在要对代码中多处重复出现的同一值进行修改时,容易出现漏改错改的现象,使用参数后,便只用修改参数
- verilog中,何时用reg和wire
四臂西瓜
其他fpga开发FPGA
何时用?组合逻辑用wire,时序逻辑用reg。reg可以存储数据,wire则就是一根线,只能传递数据。比如?时序逻辑always@(posedgeclkornegedgerst_n)begin//bigrivergoestotheeastendinitialbegin//AllthestartfollowsBeidouend组合逻辑assignhey=hey;//Bagayalualways@(*
- FPGA-AXI4总线介绍
北纬二六
AXI协议学习fpga开发
下一节:AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。AXI4-Lite:轻量级的地址映射传输。AXI4-Stream:无地址映射,允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号(代表写地址控制信号等)AWID:写地址IDAWADDR:写地址,一次突发传输的起始地址AWLE
- System Verilog学习笔记(十二)——数组(2)
颖子爱学习
SystemVerilog学习笔记学习笔记
SystemVerilog学习笔记(十二)——数组(2)动态数组在编译时不会为其定制尺寸,而是在仿真运行时来确定动态数组一开始为空,需要使用new[]来为其分配空间声明方式intdyn[],d2[];//声明了两个动态数组initialbegindyn=new[5];//包含5个元素foreach(dyn[j])dyn[j]=j;//初始化元素d2=dyn;//拷贝数组dyn.delete();/
- #FPGA(基础知识)
GrassFishStudio
fpga开发
1.IDE:QuartusII2.设备:CycloneIIEP2C8Q208C8N3.实验:正点原子-verilog基础知识4.时序图:5.步骤6.代码:
- xilinx FPGA 除法器IP核(divider)的使用 vivado 2019.1
小 阿 飞
fpga开发
参考:xilinxFPGA除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE相比多了一个LuMult类型,总结来说就是LuMult:使用了DSP切片、块RAM和少量的FPGA逻辑原语(寄存器和lut),所以和Radix2相比占用fpga资源更少;可以选择有符号或者无符号
- 除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
小小羊羊羊
除法器c语言模拟
GeorgeWang–XilinxDSPSpecialist1VivadoHLS简介XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,算法转成RegisterTransferLevel(RTL)实现,可综合到XilinxFPGA。将DSP算法快速转到RTLFPGA实现将C至RTL时间缩短4倍基于C语言的验证时间缩短100倍RTL仿
- xilinx FPGA 乘法器 除法器 开方 IP核的使用(VHDL&ISE)
坚持每天写程序
xilinxfpgaip核使用例程(VHDL)FPGAVHDLISEfpga开发
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
- 数字信号处理基础----xilinx除法器IP使用
black_pigeon
FPGA数字信号处理数字信号处理基础补码
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
- xilinx除法器的使用
爱漂流的易子
xilinx的各类ip的使用fpga开发
平台:Vivado2018.3.芯片:xcku115-flva1517-2-i(active)最近学习使用了xilinx除法器,在使用过程中出现了很多次除法器的结果和我预计的结果不一致,特此记录学习一下。参考文件:pg151.下载地址pg151-div-gen.pdf•查看器•AMD自适应计算文档门户(xilinx.com)IP配置说明Xilinx除法器拥有三种模式Radix2:Theimplem
- 硬件加速OpenCV的图像处理方法研究
Jason_儿
摘要:研究了一种基于VivadoHLS加速OpenCV程序的方法,其核心是利用Xilinx高层次综合工具VivadoHLS,将C++编写的OpenCV程序按照VivadoHLS处理规范进行修改,进而将代码转换为硬件描述语言,可快速生成IP核。结合XilinxZynqSoC架构和其视频图像处理方面的优势,通过软硬件协同的方法,实现OpenCV程序算法向高性能处理平台ZynqSoC系统的移植和加速。该
- FPGA时钟资源与设计方法——IO延迟约束(Vivado)
CWNULT
fpga开发
目录1I/O延迟约束简介2IO约束指令3输入延迟(InputDelay)4输出延迟(OutputDelay)1I/O延迟约束简介Vivado对整个工程的时序进行分析时,只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)FPGA管脚外部的输入输
- Xilinx(AMD) 7系列FPGA配置引脚说明
CWNULT
加载配置篇fpga开发
xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。PinNameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择,当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0,如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件,该引脚不适用。(公用控制引脚)实际设计中:
- vivado DSP Block
cckkppll
fpga开发
当对推理进行编码并以DSP块为目标时,建议使用签名算术运算,并且要求预加器结果有一个额外的宽度位,以便可以打包到DSP块中。Pre-AdderDynamicallyConfiguredFollowedbyMultiplierandPost-Adder(Verilog)Filename:dynpreaddmultadd.v//Pre-add/subtractselectwithDynamiccont
- VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
hexiaoyan827
fpga开发VPX信号处理卡信号处理无线电通信领域固态硬盘存储
一、概述本板卡基于标准6UVPX架构,为通用高性能信号处理平台,系我公司自主研发。板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。XC7A200T负责管理板卡的上电时序,时钟配置,系统及模块复位,程序重配等。为您提供了丰富的运算资源。如图1所示:
- vivado RAM HDL Coding Guidelines
cckkppll
fpga开发
从编码示例下载编码示例文件。块RAM读/写同步模式您可以配置块RAM资源,为提供以下同步模式给定的读/写端口:•先读取:在加载新内容之前先读取旧内容。•先写:新内容立即可供阅读先写也是众所周知的如通读。•无变化:数据输出不会随着新内容加载到RAM而变化。Vivado合成为所有这些同步模式提供了推理支持。你可以描述了用于RAM的每个端口的不同同步模式。分布式RAM示例以下部分提供了分布式RAM的VH
- vivado RAM HDL Coding Techniques
cckkppll
fpga开发
Vivadosynthesis可以解释各种RAM编码风格,并将它们映射到分布式RAM中或块RAM。此操作执行以下操作:•无需手动实例化RAM基元•节省时间•保持HDL源代码的可移植性和可扩展性从编码示例下载编码示例文件。在分布式RAM和专用RAM之间的选择块存储器两种类型的数据都同步写入RAM。之间的主要区别分布式RAM和专用块RAM是从RAM读取数据的方式。请参阅下表。是使用分布式RAM还是专用
- Vivado合成中的UltraRAM推断
cckkppll
fpga开发
Vivado合成中的UltraRAM推断UltraRAM原语概述UltraRAM是AMD的UltraScale+设备中提供的一种新的专用内存基元。这是一个大型存储器,设计用于级联非常大的RAM块。了解更多有关信息,请参阅《UltraScale体系结构内存资源用户指南》(UG573)。UltraRAM原语的描述UltraRAM原语是一个具有单个时钟的双端口存储器。配置单个基元如4Kx72。Ultra
- vivado Convergent Rounding (LSB CorrectionTechnique)
cckkppll
fpga开发
DSP块基元利用模式检测电路来计算收敛舍入(要么为偶数,要么为奇数)。以下是收敛舍入推理的示例,它在块满时进行推理并且还推断出2输入and门(1LUT)以实现LSB校正。RoundingtoEven(Verilog)Filename:convergentRoundingEven.v//Convergentrounding(Even)Examplewhichmakesuseofpatterndete
- vivado Latches、Tristates、
cckkppll
fpga开发
闩锁Vivado日志文件报告已识别闩锁的类型和大小。推断锁存通常是HDL编码错误的结果,例如不完整的if或case声明。Vivadosynthesis针对以下报告示例中显示的实例发出警告。此警告允许您验证推断的Latch功能是否为预期功能。LatchesReportingExample=========================================================
- FPGA中一些基本概念原理的区分
长安er
fpga开发
一、wire型变量与reg变量在Verilog中,wire和reg是两种不同类型的变量,它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接,类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值,它们只能通过连续赋值“assign”语句连接到其他信号,1.2reg变量它主要用于表示时序逻辑中的寄
- 平时积累的FPGA知识点(11)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第11期:51可以把dcp文件封装到自己ip里吗?解释:不可以52fifo的异步复位要做异步复位同步释放吗?解释:要跟写时钟同步,所以需要在ip外部做一下同步释放53vivado报错Phase6.1HoldFixIterPhase6.1.1UpdateTimingAbnormalprogramtermination(EXCEPTION_INT_DIVIDE
- 平时积累的FPGA知识点(6)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第六期:1万兆网接口,发三十万包,会出现掉几包的情况,为什么?原因:没做时钟约束,万兆网接口的实现,本质上都是高速serdes,用IP的话,IP会自带约束。2GTip会输出一个rxclk和txclk,这俩都是恢复出来的主时钟,需要手动加create_clock吗?解释:如果是7系列FPGA就要约束,之后的就不用。3vivado闪退后就打不开工程了,如何处理
- 平时积累的FPGA知识点(9)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第9期:31ldpc的license是什么?解释:Xilinx公司的ZynqUltraScale+RFSoC系列芯片进行项目开发,在某些芯片型号中,自身带有SD-FEC硬核资源,具体查询方式,可在Xilinx官方网站检索DS889手册。SD-FEC集成块硬核资料可在Xilinx网站下载,PG256便是该IP产品手册。这个SD-FECIP核的license需
- vivado Multipliers
cckkppll
fpga开发
Vivadosynthesis从源代码中的乘法运算符推断乘法器宏。这个得到的信号宽度等于两个操作数大小之和。例如,乘以16位信号乘以8比特信号产生24比特的结果。建议:如果您不打算使用设备的所有最高有效位,AMD建议将操作数的大小减小到所需的最小值,尤其是在实现了“倍增”宏的情况下片上逻辑。乘法器实现乘法器宏可以实现在:•切片逻辑•DSP块实施选择是:•受操作数大小的驱动•旨在最大限度地提高性能要
- vivado FIR Filters
cckkppll
fpga开发
Vivado合成直接从RTL中推导出乘加级联来组成FIR滤波器。这种滤波器有几种可能的实现方式;一个例子是收缩滤波器在7系列DSP48E1Slice用户指南(UG479)中进行了描述,并在8抽头偶数中显示对称收缩FIR(Verilog)。从编码示例下载编码示例文件。8-TapEvenSymmetricSystolicFIR(Verilog)Filename:sfir_even_symetric_s
- 基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench
简简单单做算法
Verilog算法开发#通信工程fpga开发ECG信号滤波心率计算
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1ECG信号的特点与噪声4.2FPGA在ECG信号处理中的应用4.3ECG信号滤波原理4.4心率计算原理4.5FPGA在ECG信号处理中的优势5.算法完整程序工程1.算法运行效果图预览其RTL结构如下:2.算法运行软件版本vivado2019.23.部分核心程序............................
- Xilinx fpga实现LVDS高速ADC接口
Hack电子
深度学习人工智能机器学习stm32python
LVDS即Low-VoltageDifferentialSignaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在
- Java开发中,spring mvc 的线程怎么调用?
小麦麦子
springmvc
今天逛知乎,看到最近很多人都在问spring mvc 的线程http://www.maiziedu.com/course/java/ 的启动问题,觉得挺有意思的,那哥们儿问的也听仔细,下面的回答也很详尽,分享出来,希望遇对遇到类似问题的Java开发程序猿有所帮助。
问题:
在用spring mvc架构的网站上,设一线程在虚拟机启动时运行,线程里有一全局
- maven依赖范围
bitcarter
maven
1.test 测试的时候才会依赖,编译和打包不依赖,如junit不被打包
2.compile 只有编译和打包时才会依赖
3.provided 编译和测试的时候依赖,打包不依赖,如:tomcat的一些公用jar包
4.runtime 运行时依赖,编译不依赖
5.默认compile
依赖范围compile是支持传递的,test不支持传递
1.传递的意思是项目A,引用
- Jaxb org.xml.sax.saxparseexception : premature end of file
darrenzhu
xmlprematureJAXB
如果在使用JAXB把xml文件unmarshal成vo(XSD自动生成的vo)时碰到如下错误:
org.xml.sax.saxparseexception : premature end of file
很有可能时你直接读取文件为inputstream,然后将inputstream作为构建unmarshal需要的source参数。InputSource inputSource = new In
- CSS Specificity
周凡杨
html权重Specificitycss
有时候对于页面元素设置了样式,可为什么页面的显示没有匹配上呢? because specificity
CSS 的选择符是有权重的,当不同的选择符的样式设置有冲突时,浏览器会采用权重高的选择符设置的样式。
规则:
HTML标签的权重是1
Class 的权重是10
Id 的权重是100
- java与servlet
g21121
servlet
servlet 搞java web开发的人一定不会陌生,而且大家还会时常用到它。
下面是java官方网站上对servlet的介绍: java官网对于servlet的解释 写道
Java Servlet Technology Overview Servlets are the Java platform technology of choice for extending and enha
- eclipse中安装maven插件
510888780
eclipsemaven
1.首先去官网下载 Maven:
http://www.apache.org/dyn/closer.cgi/maven/binaries/apache-maven-3.2.3-bin.tar.gz
下载完成之后将其解压,
我将解压后的文件夹:apache-maven-3.2.3,
并将它放在 D:\tools目录下,
即 maven 最终的路径是:D:\tools\apache-mave
- jpa@OneToOne关联关系
布衣凌宇
jpa
Nruser里的pruserid关联到Pruser的主键id,实现对一个表的增删改,另一个表的数据随之增删改。
Nruser实体类
//*****************************************************************
@Entity
@Table(name="nruser")
@DynamicInsert @Dynam
- 我的spring学习笔记11-Spring中关于声明式事务的配置
aijuans
spring事务配置
这两天学到事务管理这一块,结合到之前的terasoluna框架,觉得书本上讲的还是简单阿。我就把我从书本上学到的再结合实际的项目以及网上看到的一些内容,对声明式事务管理做个整理吧。我看得Spring in Action第二版中只提到了用TransactionProxyFactoryBean和<tx:advice/>,定义注释驱动这三种,我承认后两种的内容很好,很强大。但是实际的项目当中
- java 动态代理简单实现
antlove
javahandlerproxydynamicservice
dynamicproxy.service.HelloService
package dynamicproxy.service;
public interface HelloService {
public void sayHello();
}
dynamicproxy.service.impl.HelloServiceImpl
package dynamicp
- JDBC连接数据库
百合不是茶
JDBC编程JAVA操作oracle数据库
如果我们要想连接oracle公司的数据库,就要首先下载oralce公司的驱动程序,将这个驱动程序的jar包导入到我们工程中;
JDBC链接数据库的代码和固定写法;
1,加载oracle数据库的驱动;
&nb
- 单例模式中的多线程分析
bijian1013
javathread多线程java多线程
谈到单例模式,我们立马会想到饿汉式和懒汉式加载,所谓饿汉式就是在创建类时就创建好了实例,懒汉式在获取实例时才去创建实例,即延迟加载。
饿汉式:
package com.bijian.study;
public class Singleton {
private Singleton() {
}
// 注意这是private 只供内部调用
private static
- javascript读取和修改原型特别需要注意原型的读写不具有对等性
bijian1013
JavaScriptprototype
对于从原型对象继承而来的成员,其读和写具有内在的不对等性。比如有一个对象A,假设它的原型对象是B,B的原型对象是null。如果我们需要读取A对象的name属性值,那么JS会优先在A中查找,如果找到了name属性那么就返回;如果A中没有name属性,那么就到原型B中查找name,如果找到了就返回;如果原型B中也没有
- 【持久化框架MyBatis3六】MyBatis3集成第三方DataSource
bit1129
dataSource
MyBatis内置了数据源的支持,如:
<environments default="development">
<environment id="development">
<transactionManager type="JDBC" />
<data
- 我程序中用到的urldecode和base64decode,MD5
bitcarter
cMD5base64decodeurldecode
这里是base64decode和urldecode,Md5在附件中。因为我是在后台所以需要解码:
string Base64Decode(const char* Data,int DataByte,int& OutByte)
{
//解码表
const char DecodeTable[] =
{
0, 0, 0, 0, 0, 0
- 腾讯资深运维专家周小军:QQ与微信架构的惊天秘密
ronin47
社交领域一直是互联网创业的大热门,从PC到移动端,从OICQ、MSN到QQ。到了移动互联网时代,社交领域应用开始彻底爆发,直奔黄金期。腾讯在过去几年里,社交平台更是火到爆,QQ和微信坐拥几亿的粉丝,QQ空间和朋友圈各种刷屏,写心得,晒照片,秀视频,那么谁来为企鹅保驾护航呢?支撑QQ和微信海量数据背后的架构又有哪些惊天内幕呢?本期大讲堂的内容来自今年2月份ChinaUnix对腾讯社交网络运营服务中心
- java-69-旋转数组的最小元素。把一个数组最开始的若干个元素搬到数组的末尾,我们称之为数组的旋转。输入一个排好序的数组的一个旋转,输出旋转数组的最小元素
bylijinnan
java
public class MinOfShiftedArray {
/**
* Q69 旋转数组的最小元素
* 把一个数组最开始的若干个元素搬到数组的末尾,我们称之为数组的旋转。输入一个排好序的数组的一个旋转,输出旋转数组的最小元素。
* 例如数组{3, 4, 5, 1, 2}为{1, 2, 3, 4, 5}的一个旋转,该数组的最小值为1。
*/
publ
- 看博客,应该是有方向的
Cb123456
反省看博客
看博客,应该是有方向的:
我现在就复习以前的,在补补以前不会的,现在还不会的,同时完善完善项目,也看看别人的博客.
我刚突然想到的:
1.应该看计算机组成原理,数据结构,一些算法,还有关于android,java的。
2.对于我,也快大四了,看一些职业规划的,以及一些学习的经验,看看别人的工作总结的.
为什么要写
- [开源与商业]做开源项目的人生活上一定要朴素,尽量减少对官方和商业体系的依赖
comsci
开源项目
为什么这样说呢? 因为科学和技术的发展有时候需要一个平缓和长期的积累过程,但是行政和商业体系本身充满各种不稳定性和不确定性,如果你希望长期从事某个科研项目,但是却又必须依赖于某种行政和商业体系,那其中的过程必定充满各种风险。。。
所以,为避免这种不确定性风险,我
- 一个 sql优化 ([精华] 一个查询优化的分析调整全过程!很值得一看 )
cwqcwqmax9
sql
见 http://www.itpub.net/forum.php?mod=viewthread&tid=239011
Web翻页优化实例
提交时间: 2004-6-18 15:37:49 回复 发消息
环境:
Linux ve
- Hibernat and Ibatis
dashuaifu
Hibernateibatis
Hibernate VS iBATIS 简介 Hibernate 是当前最流行的O/R mapping框架,当前版本是3.05。它出身于sf.net,现在已经成为Jboss的一部分了 iBATIS 是另外一种优秀的O/R mapping框架,当前版本是2.0。目前属于apache的一个子项目了。 相对Hibernate“O/R”而言,iBATIS 是一种“Sql Mappi
- 备份MYSQL脚本
dcj3sjt126com
mysql
#!/bin/sh
# this shell to backup mysql
#
[email protected] (QQ:1413161683 DuChengJiu)
_dbDir=/var/lib/mysql/
_today=`date +%w`
_bakDir=/usr/backup/$_today
[ ! -d $_bakDir ] && mkdir -p
- iOS第三方开源库的吐槽和备忘
dcj3sjt126com
ios
转自
ibireme的博客 做iOS开发总会接触到一些第三方库,这里整理一下,做一些吐槽。 目前比较活跃的社区仍旧是Github,除此以外也有一些不错的库散落在Google Code、SourceForge等地方。由于Github社区太过主流,这里主要介绍一下Github里面流行的iOS库。 首先整理了一份
Github上排名靠
- html wlwmanifest.xml
eoems
htmlxml
所谓优化wp_head()就是把从wp_head中移除不需要元素,同时也可以加快速度。
步骤:
加入到function.php
remove_action('wp_head', 'wp_generator');
//wp-generator移除wordpress的版本号,本身blog的版本号没什么意义,但是如果让恶意玩家看到,可能会用官网公布的漏洞攻击blog
remov
- 浅谈Java定时器发展
hacksin
java并发timer定时器
java在jdk1.3中推出了定时器类Timer,而后在jdk1.5后由Dou Lea从新开发出了支持多线程的ScheduleThreadPoolExecutor,从后者的表现来看,可以考虑完全替代Timer了。
Timer与ScheduleThreadPoolExecutor对比:
1.
Timer始于jdk1.3,其原理是利用一个TimerTask数组当作队列
- 移动端页面侧边导航滑入效果
ini
jqueryWebhtml5cssjavascirpt
效果体验:http://hovertree.com/texiao/mobile/2.htm可以使用移动设备浏览器查看效果。效果使用到jquery-2.1.4.min.js,该版本的jQuery库是用于支持HTML5的浏览器上,不再兼容IE8以前的浏览器,现在移动端浏览器一般都支持HTML5,所以使用该jQuery没问题。HTML文件代码:
<!DOCTYPE html>
<h
- AspectJ+Javasist记录日志
kane_xie
aspectjjavasist
在项目中碰到这样一个需求,对一个服务类的每一个方法,在方法开始和结束的时候分别记录一条日志,内容包括方法名,参数名+参数值以及方法执行的时间。
@Override
public String get(String key) {
// long start = System.currentTimeMillis();
// System.out.println("Be
- redis学习笔记
MJC410621
redisNoSQL
1)nosql数据库主要由以下特点:非关系型的、分布式的、开源的、水平可扩展的。
1,处理超大量的数据
2,运行在便宜的PC服务器集群上,
3,击碎了性能瓶颈。
1)对数据高并发读写。
2)对海量数据的高效率存储和访问。
3)对数据的高扩展性和高可用性。
redis支持的类型:
Sring 类型
set name lijie
get name lijie
set na
- 使用redis实现分布式锁
qifeifei
在多节点的系统中,如何实现分布式锁机制,其中用redis来实现是很好的方法之一,我们先来看一下jedis包中,有个类名BinaryJedis,它有个方法如下:
public Long setnx(final byte[] key, final byte[] value) {
checkIsInMulti();
client.setnx(key, value);
ret
- BI并非万能,中层业务管理报表要另辟蹊径
张老师的菜
大数据BI商业智能信息化
BI是商业智能的缩写,是可以帮助企业做出明智的业务经营决策的工具,其数据来源于各个业务系统,如ERP、CRM、SCM、进销存、HER、OA等。
BI系统不同于传统的管理信息系统,他号称是一个整体应用的解决方案,是融入管理思想的强大系统:有着系统整体的设计思想,支持对所有
- 安装rvm后出现rvm not a function 或者ruby -v后提示没安装ruby的问题
wudixiaotie
function
1.在~/.bashrc最后加入
[[ -s "$HOME/.rvm/scripts/rvm" ]] && source "$HOME/.rvm/scripts/rvm"
2.重新启动terminal输入:
rvm use ruby-2.2.1 --default
把当前安装的ruby版本设为默