AD9361常用配置概述

ENSM控制

AD9361的状态控制有两种方式，分别为SPI接口控制和引脚控制，也可以通过SPI接口控制使能状态机跳转。在AD9361的正常工作过程中，包括多种不同状态，分别为：SLEEP（休眠状态）、WAIT（等待状态）、ALERT（警报状态）、Tx（开启发射通路）、Rx（开启接收通路）、FDD（发射通路和接收通路同时开启）。

AD9361包括两种工作模式，分贝为TDD和FDD，两种工作模式的状态跳转如图所示。ENSM可以通过配置0x14和0x15两个寄存器来完成。地址为0x14的寄存器是ENMS Config1，地址为0x015的寄存器是ENSM Config2，SPI控制在默认情况下被禁用，需要在ENSM Config1寄存器中将D4位清除来启用。当进入ALRET状态后，AD9361就会启用其射频合成器，用于发射通路和接收通路。如果由于某些原因合成器无法正确校准，则ENSM将无法转换为Rx或Tx状态。一旦进入ALERT状态，并且射频的频率合成器RFPLL已正确校准，ENSM就可以进入Rx，Tx或FDD状态。若从ALERT状态移至Rx状态，则将Force Rx On位置1；若想回到WAIT状态，就清除该位。若从ALERT状态切换到Tx或FDD状态，就将Force Tx On位置1；要移回至WAIT状态，请清除该位。在TDD工作模式下，ENSM无法从Rx状态直接跳转到Tx状态，或从Tx状态直接移动到Rx状态，ENSM必须在Rx和Tx状态之间先跳回到ALERT状态后再进行切换。所以在TDD模式下，状态的切换都需先回到ALERT状态，除此之外，射频合成器的校准次数也相对增多，相比较FDD工作模式而言，TDD工作模式的效率会更低一些。

滤波器设计

AD9361内部包含多种滤波器，极大简化了FPGA的滤波处理工作，只需对AD9361内部相关的寄存器进行配置就可达到理想的效果。发射通路和接收通路的滤波器如图所示。AD9361滤波器可以分为两大类：数字滤波器和模拟滤波器。
数字滤波器包括FIR滤波器和插值/抽取滤波器HB。数字滤波器由寄存器0x002和0x003控制。

发射通路的模拟滤波器包括BB LPF和2nd LPF，接收通路的模拟滤波器包括TIA LPF和BB LPF，其中BB LPF是巴特沃斯低通滤波器，2nd LPF是二次低通滤波器，TIA LPF是单极点低通滤波器，二次低通滤波器和单极点低通滤波器实现的功能类似，接收通路滤波器的配置过程与发射通路也基本相同。发射通路的BB LPF由0x0c2-0x0cb寄存器进行配置，主要设置带宽、增益等参数，2nd LPF由0x0d0-0x0d3寄存器进行配置。

SPI接口协议

AD9361的配置接口SPI接口主要由四个接口信号组成，其中SPI_CLK为SPI接口总线驱动时钟，SPI_ENB为SPI总线上的使能信号。SPI_DI与SPI_DO为SPI总线上用于FPGA与AD9361进行数据传输的信号线。
SPI接口协议有两种工作状态，三线模式与四线模式，其数据传输主要为24个时钟周期串行数据传输，分为两个周期阶段，第一阶段用于传输控制周期，主要将控制字指令传输到AD9361，第二阶段通过SPI总线读取或写入寄存器数据信息。

控制指令由16位数据组成，最高位为寄存器的读写控制位，控制寄存器数据的传输方向，指令的[D14:D12]主要表示数据传输阶段传输的字节数，确定传输模式为单字节传输或多字节传输，控制指令的[D11:D10]位未使用，默认为0，指令的[D9:D0]位为本传输指令所操作寄存器的地址信息。W/Rb为高电平时执行操作，为低电平时执行读操作，NB2、NB1、NB0表示每次传输的字节数。具体如下：

射频接口

AD9361包含两个收发通道，即RX1、TX1和RX2、TX2，每个收发通道分别包含三个射频输入接口和两个射频接口，即RX1A RX1BRX1C RX2A RX2B RX2C和TX1A TX1B TX2A TX2B。收发通道的输入输出接口对应的SPI寄存器为0x002、0x003、0x004。其中，0x002的[D7:D6]决定了两个发送器的使能，D6置1则启用TX1，D7置1则启用TX2，置0表示禁用。0x003的[D7:D6]决定了两个接收器的使能。0x004的D6决定了每个发送器的两个射频输出端口（A和B）的使能，该位置0表示选择TX1A和TX2A，该位置1表示选择TX1B和TX2B。每个接收通道都有三个内部LNA，同时，接收器可以工作在平衡或非平衡模式下。0x004的[D5:D0]决定了接收通道的输入端口的配置方式，如下表：

数据接口

AD9361与FPGA之间传输数据主要采用并行数据端口P0与P1进行数据传输，其数据端口连接如图所示。并行数据端口只要有两种工作方式：
（1） 标准CMOS兼容模式；
（2） 低电压差分信号兼容模式（LVDS模式）
在标准CMOS兼容模式下，AD9361与FPGA可以通过一个或者两个数据端口进行并行传输采样后的数据。端口可以工作于FDD或者TDD模式下，在FDD模式中，可以将端口一半用于接收数据，另一半用于传输数据。在TDD模式中，可以在相同的引脚端口进行交替发送和交替接收数据。数据传输接口包括：
（1） P0_D和P1_D
端口P0以及端口P1主要用于FPGA与AD9361之间传输数据，两个端口均为12bit的并行数据传输线。两个总线可以配置为单端口模式、双端口模式或者双向接收模式，根据需求也可配置为只接收或者只发送模式。
（2） DATA_CLK与FB_CLK
DATA_CLK信号主要用于数据接收通道。作为主时钟由AD9361传输到FPGA端，DATA_CLK信号由AD9361产生，频率与AD9361输出数据速率相匹配，通过引脚送给FPGA，FPGA采用此时钟驱动数据接口，对数据端口传输的数据进行拆分，产生I、Q路数据。在后续的数据处理中，也要用到此同步时钟。FB_CLK信号由FPGA内部根据DATA_CLK信号产生，一般为同频同相位的信号，用于数据发射端，传输方向由FPGA传输到AD9361，作为发端随路时钟。
（3） RX_FRAME和TX_FRAME
RX_FRAME用于数据接收端识别有效信号，信号电平上升表示一组数据帧的开始，可以配置为传输过程高电平保持模式，也可以配置为脉冲序列模式。TX_FRAME用于数据发射端是被有效数据信号，工作模式与RX_FRAME相同。
（4） ENABLE和TXNRX
ENABLE与TXNRX信号由FPGA产生主要根据AD9361配置不同用于数据传输突发控制或使能状态机状态实时控制。
AD9361并行数据端可以使用LVDS差分电压信号或CMOS两种端口模式输出基带数据。根据数据采样方式又分为SDR单边沿数据采集以及DDR双边沿数据采集。其通道可以配置为一收一发或两收两发模式，使用双端口同时接收时，数据接口的最高速率可以达到245.76MHz。
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