暖暖的时间回忆
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System Verilog学习笔记

System Verilog学习笔记之启芯教程

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文章目录

  • System Verilog学习笔记之启芯教程
  • SystemVerilog 01 DUT
  • SystemVerilog 02 Testbench
  • SystemVerilog 03 Language Basic one
  • SystemVerilog 05 Stimulus driven and received
  • SystemVerilog 06 Concurrency
  • SystemVerilog 07 OOP-Encapsulation
  • SystemVerilog 08 Virtual Interface
  • SystemVerilog 09 OOP-Randomization
  • SystemVerilog 10 OOP-Inheritance
  • SystemVerilog 11 Inter-Thread Communication
  • SystemVerilog 12 Functional Coverage

验证工作：
设计团队和验证团队会根据功能需求做各自相应的计划，design plan,verification plan;同步进行

testbench工作量非常大

SystemVerilog 01 DUT

DUT即被测对象
本章目标
1、描述DUT功能
2、确定DUT的信号
3、画出时序图
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下图是一个DUT的例子，描述的是一个点对点，无缓冲的16入16出的路由器。
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DUT内部就是简单的转发
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下图是对这个DUT的描述
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包括：上升沿采样输入数据，数据头，目的地，一帧数据标志，数据有效信号等
输入输出都是串行；
点对点，无缓冲；

下面是DUT的输入时序图
描述的是：帧起始信号拉低，输入数据的第一个bit。帧起始信号拉高，输入数据的最后一个bit；
valid低电平表示数据有效
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下图是输出时序图
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复位之后等待15个周期，确保有效复位
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SystemVerilog 02 Testbench

本章目标：
1、创建SV模板
2、编写SV测试代码
3、编译和仿真
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验证只能是对某些验证完了，不可能全部都验证完，它是无底洞

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找准出现问题的地方，是RTL还是testbench
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验证的几个阶段

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初级模型验证、大规模随机验证、边边角角验证

下图是整个testbench的结构图，非常有用，牢记
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下面展示通过模板建立SV的测试文件
system verilog建立有一个ntb模板
1、顶层harness文件，来自DUT由模板生成
2、interfce接口文件（用于连接DUT、test program、采样监视器）
3、test program测试驱动文件(基本上方针的驱动信号来自于这里)
4、DUT文件
注：基本没人用这个模板，都是自己建立，具体请看这章的后面关于harness文件的建立

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下图说明了SV接口文件的创建方法
1、module router_test_top也就是验证的顶层文件，一般使用router_tb命名。
2、ntb模板生成router_test_top文件
3、从上图的harness文件复制一份创建接口文件
4、将复制的接口文件的wire转变为logic，并把输入的时钟作为接口文件的输入时钟（logic后面数据类型有解释）
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下图定义了test program的接口文件端口，将接口连接到test program驱动。
默认接口信号是异步的
同步信号放在同步时钟块
通过clocking block可以创建同步信号，通过modport连接test program;
output din代表输出，但对于DUT是输入信号
modport定义了输入输出方向
注意同步里的reset_n和异步的不一样
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上图的modport传到了这里，可以看到具体interface连接test program的方式
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一个test program的例子
1、通过cb.reset_n调用的是同步的reset_n；
2、#n 代表绝对延时多少时间
3、两个#代表延时多少个时钟周期

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test代码嵌入在progrm块中

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驱动同步信号
1、必须用非阻塞
2、## num代表周期
3、异步信号驱动是没有意义的，一般用于复位
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采样同步信号

没有延迟
不能采输出信号din，对于testbench来看是输出，对于DUT是输入
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更新仿真事件
异步信号更新和verilog一样

同步信号更新，有两种写法，
SV写法是因为cb中定义了posedge
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同步信号如果使用verilog的风格，那么必须加一个额外的异步信号
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创建hrness文件
一般就用router_tb表示
ntb模板生成router_test_top文件，然后复制一份之后对其修改
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完整的harness文件创建

reg变成bit 二值逻辑，wire变成logic已在interface中改变
1、实例化接口，传入时钟
2、实例化test program连接interface
3、使用接口连接DUT

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dut外面包一层
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编译和仿真的VCS命令
-debug可以不要
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运行环境设置，常用的就一个随机测试，控制随机值
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练习
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VCS一些命令

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SystemVerilog 03 Language Basic one

本章目标：
了解SV的数据类型

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大小写敏感
空格忽略
数据格式：
1、2值逻辑
2、4值逻辑
二值逻辑 0 、 1
四值逻辑赋0、1、x、z，四值赋值二值就是0
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字节、短整型、整型、长整型

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实数
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四值逻辑
logic 组合逻辑和时序逻辑都可以用
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integer 和 int的区别在于一个是四值逻辑，一个是二值逻辑
sv logic类似wire和reg

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字符型

putc那句放置s到e位置
在这里插入图片描述
枚举型
用于状态机编码
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数组型

固定数组
c[2][3]二维数组
default:-1，数组元素都设置-1
[31:] a[2][3]，维度分布为3，1，2；
计算dimensions(a)，$size(a,i+1) ，i+1代表维度
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下图
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动态数组
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队列操作
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以前关于队列的定义，是不允许在中间部位进行操作的
SV这里不同

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联合数组
先声明、然后赋值，就会分配一个内存
delete释放索引号
索引可以是数字，字符串

自动分配和释放内存
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联合数组的例子
创建10个数组元素
拷贝数组
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数组的遍历

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数组的操作

找到元素压入队列
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q里面元素大于三放入SQ, 另外是找到大于3的元素的索引号

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数组操作举例
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数组的总结
固定数组是编译时候分配内存
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seed可以控制产生随机数的序列，seed1和seed2是不同的序列
randcase控制随机值的数量

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typedef是重命名
'表示强制类型转换，
-2，-1，0，1，2 是举例，不一定

在这里插入图片描述

运算符

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a+=1表示a=a+1;
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第一种写法不够全面，判断的结果不唯一，x态vcs无法确定不知道该输出什么
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下面的例子

task消耗时间，function是仿真0时刻完成
ref类似于C语言的指针，对应内存里面的一个存储空间，传递ref相当于传了地址
task传入值的地址，每个task之间这个值变化了都会相应变化

function
没有传地址就是拷贝了一份
function只有输入没有输出但是有返回值

声明automatic 变量 sum，那么后面的调用，sum每次都会从初始值变化
声明static变量后面调用会相互影响,它分配了固定内存，
动态变量在子程序中，每次调用都会从它的初始值开始调用，而不管他在函数中经历了什么变化；静态变量会从变化后的值继续改变。

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task可以调用function

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const ref,对这个值的地址const，后面改变不了这个值
声明端口时要把方向都指明清楚
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代码生存周期

task里面root.n才能用testbench全局的n变量

initial begin可以加一个名字

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结构体：不同数据打包

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union很少用
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这个写的很不好，结构不清晰

interface，test，bfm叫做bus function model
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SV DPI打开的原因，提供EDA软件调试
一般sv已经包含了这些c++特性，用户用不到

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SystemVerilog 05 Stimulus driven and received

驱动和采样被测对象信号
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self -check 里面只有有效数据
不包含地址等

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错误原因：同步信号用了异步驱动，同步信号要用非阻塞，驱动接口输入信号不允许
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同步信号的驱动例子
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采样同步信号
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用cb同步信号
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采集信号下降沿，更新到D
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下图时间标注的位置错了
#代表延时多少时间
##代表延时多少周期

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SystemVerilog 06 Concurrency

并发操作

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仿真器的并发

线程

产生并发线程
fork join
fork join_any
fork join_none
共享父变量
statement0 和sta1,sta2 并行sta1,sta2之间顺序 执行
statement3运行顺序看使用哪一种 join
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C是一个线程，a,b一样，D一个父线程，两个子线程，一个顺序
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一个语句默认是加了一个begin end

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fork join指的是statement3要执行等stament1和sta2运行完

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@等同步时钟

以上都是wait线程
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运行ready的队列

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不能工作
下面是一个类似的程序，VCS下跑一遍
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放在program里编译
while里面没有时间更新，$time无法判断
#5在等待
所以while那里死循环
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else #4对时间更新
结果输出仿真时间是4
同样下面那个块没有执行

公司里面的license，轮流用的话需要释放license
ctrl+z
释放license
ps可以查看到后台运行
重新获取用fg
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下面这样可以
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下面a,b的值
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仿真代码
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结果a=4,b=8
fork join里面两个并发，vcs会执行上一个，再下一个
另外这里的变量是静态的
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一个例子为什么仿真时间是0

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VCS代码

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for循环展开，相当于很多send，
initial begin end是父线程，没有时间更新
父线程阻塞子线程
send是子线程，0时刻打印显示display
#1 进入wait状态
父线程执行到end结束了，所以#1执行不了了

所以仿真时间是0

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下面的例子去掉了automatic，变成static
打印结果变化了
上面的例子运行，仿真时间还是0
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代码
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oop概念
未声明automtic的变量都是静态的
i++ 在0时刻 执行 更新 完了，所以都是15
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下面的例子换了形式？
不推荐这样加入fork join_none
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展开循环
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VCS仿真输出
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针对上面这个例子加一个动态变量
就变成这样了
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展开循环
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针对上面的例子使用wait fork父线程会等子线程
这种形式也可以
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VCS输出
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也可以这样
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看门狗，等待某个信号，关闭所有fork线程
防止进入硬件进入某状态无法恢复
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示例
disable fork会关闭当前的所有fork，所以下面第一个fork也运行不了
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在这里插入图片描述
disable 名字可以只关闭这个名字的fork，第一个fork可以运行
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在这里插入图片描述

testbench的调试

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SystemVerilog 07 OOP-Encapsulation

面向对象封装

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OOP可以实现复用

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变量，对变量的操作
在类里面是全局的

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对象是动态的
module是静态的

创建对象
对象的内存创建使用new()
句柄
对象内存的创建通过new()；
句柄是对象的标识
句柄实际上是一种指向某种资源的指针，但与指针又有所不同：指针对应着一个数据在内存中的地址，得到了指针就可以自由地修改该数据。Windows并不希望一般程序修改其内部数据结构，因为这样太不安全。所以Windows给每个使用GlobalAlloc等函数声明的内存区域指定一个句柄(本质上仍是一个指针，但不要直接操作它)，平时你只是在调用API函数时利用这个句柄来说明要操作哪段内存。当你需要对某个内存进行直接操作时，可以使用GlobalLock锁住这段内存并获得指针来直接进行操作。
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对象成员

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new不能用点操作
this 当前实例的属性和方法System Verilog学习笔记_第124张图片

封装起来就是集成

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定义了local就只能在类里给它赋值

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对数据的操作封装在了类里面
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对象之间的赋值，pkt1的内存被释放了
pkt1指向了pkt2
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VCS自动垃圾回收
new pkt1 拷贝占两个内存
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class里定义一个静态变量
类的对象可以共享这个变量
在这里插入图片描述

数据类型是类的话，数组操作都可以
声明一个队列，队列内容是句柄
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声明一个类，方法只声明了原型，
具体操作放在其他文件
比如task实体放在外面，只进行了声明，类的名字加双冒号，函数属于这个类
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System Verilog学习笔记_第132张图片

在类里创建虚拟接口，实体接口的句柄，传到类里，通过这个虚拟接口操作实体接口。驱动和采样实体接口信号，具体后面的章节有说明
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ref作参数传递的是地址
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下面这个是错的
没有使用ref，那么传入test的是a的copy，而a是一个句柄，那么if条件判断为真，创建一个内存，但是这个内存里面没有val，因此执行下面的赋值报错
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由于a new()已经分配了空间，所以它是一个指针，传入的是地址，因此和前面的一样
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SystemVerilog 08 Virtual Interface

上一章的一个说明如下
在构造体new()里传递虚拟接口，实体接口的句柄，通过这个虚拟接口操作实体接口。驱动和采样实体接口信号
System Verilog学习笔记_第137张图片

System Verilog学习笔记_第138张图片

创建虚拟接口的步骤
1、定义一个实体接口
2、连接接口
3、通过类里的new构造器传递实体接口，并驱动或采用信号
4、虚拟接口连接实体接口

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System Verilog学习笔记_第140张图片
在这里插入图片描述
new函数为构造器

实际interface传入program，
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SystemVerilog 09 OOP-Randomization

面向对象随机
为什么使用随机

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验证是没有尽头的

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下面是随机的例子
这种方式只是拷贝了一份，不会对原来的改动
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控制随机变量
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约束上面的随机变量的产生
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分配权重
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支持对数组的约束
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判断事件操作，决定随机输出
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一个约束顺序的例子
约束顺序
solve before
先生成flag再生成addr
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约束不对随机函数会报错
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HIGH大于0
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调用随机函数的影响

pre预操作设置随机的约束
post后操作根据结果产生随机
右边为例程
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System Verilog学习笔记_第154张图片

动态调整约束，通过pre_randmize()
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下面的例子crc是根据前面的结果来的

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test case里修改约束
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关闭随机变量的属性
模式0关闭了约束
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下面选择随机变量的某个变量做处理
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下面这个约束的所有实例都关闭了
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下面的obj_b也随机了，随机嵌套
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随机序列
用于状态机的检查
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alu_test：setup test;都对应了一个状态
状态机验证
这样写用的不多，一般一个个状态去写，更清晰
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生成序列的多种写法

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System Verilog学习笔记_第167张图片System Verilog学习笔记_第168张图片
System Verilog学习笔记_第169张图片
System Verilog学习笔记_第170张图片

下面top后用了|表示两个是并行的，自动选一个
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SystemVerilog 10 OOP-Inheritance

面向对象的继承
派生类

System Verilog学习笔记_第172张图片

mypacket为派生类，集成packet的属性和方法，还可以增加自己的属性，运行父类的同名函数，使用super.
在这里插入图片描述

父类的东西赋给子类需要调用$cast，
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派生一个子类，多态

System Verilog学习笔记_第174张图片

下面p2调用的就是子类的函数
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local不能在派生出的子类里用
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protected可以在父子类里用，但不能在其他范围用

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没有function new，或者有function new没参数。VCS会插入super new(必须要参数)，但是需自己加入super new的参数，否则报错
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正确写法如下

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SystemVerilog 11 Inter-Thread Communication

线程的内部通信

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事件执行流程，资源分配，邮箱

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线程1 触发事件导致线程2执行
控制事件的执行流程
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基本用法如下
System Verilog学习笔记_第183张图片

声明事件，等事件，触发事件

System Verilog学习笔记_第184张图片

System Verilog学习笔记_第185张图片

等待testbench覆盖率达到100%，Done完成终止仿真
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Semaphores是SV的一个类，使用需要new一下，线程执行先从semaphores桶里拿出钥匙，防止多个线程同时对同一个硬件信号进行处理。
System Verilog学习笔记_第187张图片

Semaphores的定义
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System Verilog学习笔记_第189张图片
创建一个桶，放指定的钥匙数量进去，
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System Verilog学习笔记_第191张图片
用法
下面的例子创建了16个桶，每个桶一把钥匙

System Verilog学习笔记_第192张图片

邮箱

mailbox，一个线程传入，一个线程接受，没有数据线程等待，
System Verilog学习笔记_第193张图片

mailbox也是SV内部类
System Verilog学习笔记_第194张图片

0的话，放两个信息
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放入信息进mailbox
task put 放不进去等待
try_put拿不到就算了
System Verilog学习笔记_第196张图片

System Verilog学习笔记_第197张图片

task get如果拿不到等待
try_get拿不到就算了

System Verilog学习笔记_第198张图片

SystemVerilog 12 Functional Coverage

功能覆盖率
System Verilog学习笔记_第199张图片

System Verilog学习笔记_第200张图片
bins的定义：状态bin，互相关bin，传送bin；
System Verilog学习笔记_第201张图片
coverage也要例化

每个bins验证一段变量范围， 如sa要验证0-15的端口，看看输入输出端口有没有正常发送接收hit到

System Verilog学习笔记_第202张图片

coverage建模
一般在scoreboard里来
drive产生数据包，monitor接受数据包
scoreboard比较
System Verilog学习笔记_第203张图片
状态bin的命名是自动的
System Verilog学习笔记_第204张图片
coverage计算
System Verilog学习笔记_第205张图片
System Verilog学习笔记_第206张图片
System Verilog学习笔记_第207张图片

System Verilog学习笔记_第208张图片

System Verilog学习笔记_第209张图片

System Verilog学习笔记_第210张图片

System Verilog学习笔记_第211张图片

System Verilog学习笔记_第212张图片
System Verilog学习笔记_第213张图片

System Verilog学习笔记_第214张图片

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  • systemverilog 宏定义 `define hh199203 systemverilogsystemverilog宏定义参数传递
    文章目录前言1标准中关于`define宏的介绍1.1特殊符号`"1.2特殊符号\`\`"1.3特殊符号``2带参数的宏`define2.1带参数宏的使用方法及其存在的问题2.2解决宏定义变量传参的方法总结前言本文主要记录一下systemverilog中`define宏定义的使用，主要介绍带参数的宏传递方法。1标准中关于`define宏的介绍在《SystemVerilog_3.1a》标准中，关于`d
  • 如何理解派生类的构造函数 hh199203 systemverilog构造函数new
    文章目录前言一、派生类的构造函数二、派生类的构造函数举例总结前言在class中，有的时候有构造函数new，有的时候又没有构造函数new，本文主要记录一下，派生类的构造函数的执行过程，帮助更好的理解class的构造函数。一、派生类的构造函数当派生类中没有构造函数时，VCS会自动插入一个构造函数new，并执行其父类中的构造函数super.new()；当派生类中有构造函数时，systemverilog期
  • SystemVerilog约束随机（二） hh199203 systemverilogsystemverilog随机约束
    文章目录前言一、SystemVerilog约束随机1.1集合操作setmembership1.2权重约束weightedconstraints1.3队列约束arrayconstranint1.4条件约束orderconstraints1.5等价约束equivalenceconstraints1.6顺序约束solverorder总结前言这里主要记录一下systemverilog中的一些约束，包括：集
  • Vivado编译介绍 cckkppll fpga开发
    Vivado编译介绍合成是将寄存器传输级别（RTL）指定的设计转换为门级表示。AMDVivado™合成是定时驱动的，并针对内存进行优化使用和性能。Vivado合成支持以下的可合成子集：•SystemVerilog：IEEE标准SystemVerilog统一硬件设计规范，以及验证语言（IEEEStd1800-2012）•Verilog：IEEEVerilog硬件描述语言标准（IEEEStd1364-
  • 【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-Verilog-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍- 程序员负总裁 学习安全fpga开发
    数字IC全站文章索引demo版（建议收藏慢慢看）*一、项目说明*1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇*3.1数字电路3.2硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3.
  • SystemVerilog中数组内置函数sum()的一个注意点 谷公子的藏经阁 SystemVerilogSystemverilog数组内置函数芯片设计芯片验证UVM
    Systemverilog内置了数组求和运算方法(sum())，将数组的所有元素累加起来，返回一个最终值。在使用时要注意数组类型的位宽，通常情况下，如果你将一组单bit的值加起来，Systemverilog会使用足够的精度来确保不丢失任何bit的值。但是数组内置方法sum()使用的是数组类型的位宽，因此，如果你直接使用sum()去算单bit类型的数组，那么最终结果还是单bit，这可能不是你所期望的
  • “OVL断言“和“assert 断言“有什么区别和联系 禅空心已寂 uvmIC验证前端OVLassert
    目录区别：1.OVL断言:2.SystemVerilog`assert`断言:3.设计目的:4.语法:5.特定功能:联系:1.都属于基于断言的验证：2.都用于仿真验证：3.都可用于捕获设计中的问题：OVL（OpenVerificationLibrary）断言和SystemVerilog的`assert`断言都是在验证中用于描述设计性质和约束的工具，都是基于断言的验证方法，但它们有一些关键的区别和联
  • $hdl_xmr_force，$value$plusargs 禅空心已寂 前端uvmsystemverilog系统函数
    1、$hdl_xmr_force：tasktriggerreset();$hdl_xmr_force("rkvtimertb.apbrstn"，"0");//rkvtimertb.apbrstn<=0;#20ns;$hdl_xmr_force("rkvtimertb.apbrstn"，“1");//rkvtimertb.apbrstn<=1;endtask在SystemVerilog中，`$hdl
  • Barrel Shifter RTL Combinational Circuit——桶移位寄存器SystemVerilog实现 疯狂的泰码君 SystemVerilogSystemVerilog
    在本博客中，将围绕许多设计中存在的非常有用的电路（桶形移位器电路）设计电路。将从最简单的方法开始实现固定位宽字的单向旋转桶形移位器，最后设计一个具有可参数化字宽的多功能双向桶形移位器电路。BarrelShifter桶形移位器是一种数字电路，可以将数据字移位指定位数，而不使用任何顺序逻辑，仅使用纯组合逻辑。它有一个控制输入，指定它移动的位数。桶移位器类似于移位寄存器（多位），不同之处在于寄存器的移位
  • 数字电路设计——加法器 爱寂寞的时光 电子技术计算机体系结构算法硬件工程嵌入式硬件
    数字电路设计——加法器半加器半加器只有两个一位宽的输入aaa和bbb，输出a+ba+ba+b所产生的本位和sumsumsum和进位coutcoutcout。组合逻辑为：S=A⊕B,Cout=ABS=A\oplusB,Cout=ABS=A⊕B,Cout=AB真值表和原理图符合为：SystemVerilog实现代码：modulehadder(inputlogica,inputlogicb,output
  • 【system verilog】SV Assertion 断言 飓风_数字IC验证 systemverilog硬件工程
    SystemVerilogAssertion断言总结SV断言是什么？有什么用？SV断言是什么？SV断言有什么用？SV断言怎么用？SV断言语法即时断言与并发断言即时断言并发断言序列sequence边缘表达式时钟周期延迟属性property时钟定义禁止属性执行块蕴含操作后续算子固定延迟的蕴含使用序列作为先行算子的蕴含嵌套的蕴含在蕴含中使用ifelse时序窗口重叠的时序窗口语法之ended结构$past
  • 【system verilog】Mailboxes 飓风_数字IC验证 systemverilog开发语言
    mailbox的功能：Mailboxes是一种在进程之间交换消息的机制。数据可以通过一个进程发送到Mailboxes，然后由另一个进程获取。mailbox中可以放的数据：数据可以是任何有效的systemVerilog数据类型，包括类class数据类型。非参数化Mailboxes是无类型的，即单个Mailboxes可以发送和接收不同类型的数据。SystemVerilog提供以下使用邮箱的方法：Mai
  • 格式化verilog/systemverilog代码插件 weixin_30652897 开发工具
    1.插件sourcecodehttps://github.com/vhda/verilog_systemverilog.vim2.安装插件解压后copyverilog_systemverilog.vim文件夹到：~/.vim/bundleNote:前提是安装了pathogen插件管理器,安装请参考：https://www.cnblogs.com/bky-lxin/p/11607146.html3.
  • SystemVerilog验证测试平台：2.2章节：定宽数组 一只迷茫的小狗 Systemverilogsystemverilog
    2.2定宽数组相比于Verilog1995中的一维定宽数组,Systemverilog提供了更加多样的数组类型,功能上也大大增强。2.2.1定宽数组的声明和初始化Verilog要求在声明中必须给出数组的上下界。因为几乎所有数组都使用0作为索引下界,所以Systemverilog允许只给出数组宽度的便捷声明方式,跟C语言类似。例2.4定宽数组的声明intlo_hi[0:15];//16个整数[0].
  • systemverilog中对文件的操作方法 ohuo666 systemverilog
    1.打开文件和关闭文件利用$fopen()函数打开文件，打开一个名为filename的文件，filename里可包含文件路径，同时filename为字符串类型，type也为字符串类型，决定对文件的操作方式，可包括如下的操作类型，默认方式为以“w”或“wb”方式打开。注意"w","wb","w+","w+b","wb+"打开文件将会清空文件原有数据。其中“b”用于区别文本文件和二进制文件。如果一个文
  • IEEE SystemVerilog Chapter15:Interprocess synchronization and communication 一只迷茫的小狗 Systemverilogsystemverilog
    15.2Overview高级且易于使用的同步和通信机制对于控制用于建模复杂系统或高反应性测试台的动态过程之间发生的各种交互至关重要。基本的同步机制是命名的事件类型，以及事件触发器和事件控制结构（即->和@）。这种类型的控件仅限于静态对象。它足以在硬件级别和简单系统级别进行同步，但不能满足高度动态、反应性测试台的需求。SystemVerilog还提供了一套强大且易于使用的同步和通信机制，这些机制可以
  • systemverilog_用于SystemVerilog和Verilog文件的Eclipse插件 diluan6799 javaeclipsemavenlinux大数据
    systemverilogSVEditor团队针对SystemVerilog和Verilog文件发布了其基于Eclipse的开发环境插件的0.1.1版。它基于Java，具有语法着色，结构显示和内容辅助功能。SVEditor是根据EclipsePublicLicense发布的。可以从SourceForge下载。翻译自:https://jaxenter.com/eclipse-plugin-for-s
  • systemverilog/verilog文件操作 一只迷茫的小狗 Systemverilogverilogsystemverilog
    1、Verilog文件操作Verilog具有系统任务和功能,可以打开文件、将值输出到文件、从文件中读取值并加载到其他变量和关闭文件。1.1、Verilog文件操作1.1.1、打开和关闭文件moduletb;//声明一个变量存储filehandlerintegerfd;initialbegin//以写权限打开一个文件名为"my_file.txt"的新文件，并将文件柄指针存储在变量"fd"中fd=$f
  • UVM的guideline 谷公子的藏经阁 UVMMentor指导手册systemverilog芯片
    UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。因此，Mentor提供了一些使用UVM的建议，意在帮忙大家更有效率的使用UVM。1.在package里定义class，其它package需要的话，采用import的方式导入类。不要使用include的方式将同一个
  • Verilog 和 System Verilog 的区别 疯狂的泰码君 FPGAVerilogVerilog
    当谈到VLSI设计和数字电路建模时，verilog和systemverilog是两种常用的硬件描述语言。这些HDL在VLSI设计中用于描述电子电路的行为和结构。它们都广泛应用于半导体行业来设计和实现集成电路（IC）。它们是设计和模拟复杂数字系统的强大工具。在本文中，我们将深入研究这两种HDL之间的主要区别，阐明它们在VLSI设计领域的特性和功能。VerilogVerilog是一种硬件描述语言，几十
  • systemverilog-数据类型（logic、数组、队列、结构体、枚举类、字符串） zer0hz systemverilogsystemverilog
    文章目录logicbit数组数组的定义定宽数组多维数组合并数组常量数组动态数组关联数组数组操作数组缩减方法数组随机选择一个元素数组的定位队列定义和使用结构体结构体的定义非压缩结构体和压缩结构体
  • SystemVerilog学习之路（5）— 结构体、枚举类型和字符串 Willliam_william SystemVeriloggolangc语言数据结构
    SystemVerilog学习之路（5）—结构体、枚举类型和字符串一、前言在SystemVerilog中可以和C语言一样使用typedef来创建新的类型，这样通过和结构体的配合便可以自定义我们想要的数据类型了。二、结构体类型在SystemVerilog中可以使用struct创建结构体，不过struct的功能少，它只是一个数据的集合，其通常的使用方式是将若干相关的变量组合到一个struct结构定义中
  • Maven Array_06 eclipsejdkmaven
    Maven Maven是基于项目对象模型(POM)， 信息来管理项目的构建，报告和文档的软件项目管理工具。 Maven 除了以程序构建能力为特色之外，还提供高级项目管理工具。由于 Maven 的缺省构建规则有较高的可重用性，所以常常用两三行 Maven 构建脚本就可以构建简单的项目。由于 Maven 的面向项目的方法，许多 Apache Jakarta 项目发文时使用 Maven，而且公司
  • ibatis的queyrForList和queryForMap区别 bijian1013 javaibatis
    一.说明         iBatis的返回值参数类型也有种：resultMap与resultClass，这两种类型的选择可以用两句话说明之：         1.当结果集列名和类的属性名完全相对应的时候，则可直接用resultClass直接指定查询结果类
  • LeetCode[位运算] - #191 计算汉明权重 Cwind java位运算LeetCodeAlgorithm题解
    原题链接：#191 Number of 1 Bits 要求： 写一个函数，以一个无符号整数为参数，返回其汉明权重。例如，‘11’的二进制表示为'00000000000000000000000000001011', 故函数应当返回3。 汉明权重：指一个字符串中非零字符的个数；对于二进制串，即其中‘1’的个数。 难度：简单 分析： 将十进制参数转换为二进制，然后计算其中1的个数即可。 “
  • 浅谈java类与对象 15700786134 java
          java是一门面向对象的编程语言，类与对象是其最基本的概念。所谓对象，就是一个个具体的物体，一个人，一台电脑，都是对象。而类，就是对象的一种抽象，是多个对象具有的共性的一种集合，其中包含了属性与方法，就是属于该类的对象所具有的共性。当一个类创建了对象，这个对象就拥有了该类全部的属性，方法。相比于结构化的编程思路，面向对象更适用于人的思维
  • linux下双网卡同一个IP 被触发 linux
    转自： http://q2482696735.blog.163.com/blog/static/250606077201569029441/ 由于需要一台机器有两个网卡，开始时设置在同一个网段的IP，发现数据总是从一个网卡发出，而另一个网卡上没有数据流动。网上找了下，发现相同的问题不少： 一、 关于双网卡设置同一网段IP然后连接交换机的时候出现的奇怪现象。当时没有怎么思考、以为是生成树
  • 安卓按主页键隐藏程序之后无法再次打开 肆无忌惮_ 安卓
    遇到一个奇怪的问题，当SplashActivity跳转到MainActivity之后，按主页键，再去打开程序，程序没法再打开（闪一下），结束任务再开也是这样，只能卸载了再重装。而且每次在Log里都打印了这句话"进入主程序"。后来发现是必须跳转之后再finish掉SplashActivity   本来代码：   // 销毁这个Activity fin
  • 通过cookie保存并读取用户登录信息实例 知了ing JavaScripthtml
    通过cookie的getCookies()方法可获取所有cookie对象的集合；通过getName()方法可以获取指定的名称的cookie；通过getValue()方法获取到cookie对象的值。另外，将一个cookie对象发送到客户端，使用response对象的addCookie()方法。 下面通过cookie保存并读取用户登录信息的例子加深一下理解。 （1）创建index.jsp文件。在改
  • JAVA 对象池 矮蛋蛋 javaObjectPool
    原文地址： http://www.blogjava.net/baoyaer/articles/218460.html Jakarta对象池       ☆为什么使用对象池   恰当地使用对象池化技术，可以有效地减少对象生成和初始化时的消耗，提高系统的运行效率。Jakarta Commons Pool组件提供了一整套用于实现对象池化
  • ArrayList根据条件+for循环批量删除的方法 alleni123 java
    场景如下： ArrayList<Obj> list Obj-> createTime, sid. 现在要根据obj的createTime来进行定期清理。（释放内存） ------------------------- 首先想到的方法就是 for(Obj o:list){ if(o.createTime-currentT>xxx){
  • 阿里巴巴“耕地宝”大战各种宝 百合不是茶 平台战略
    “耕地保”平台是阿里巴巴和安徽农民共同推出的一个 “首个互联网定制私人农场”，“耕地宝”由阿里巴巴投入一亿 ，主要是用来进行农业方面，将农民手中的散地集中起来 不仅加大农民集体在土地上面的话语权，还增加了土地的流通与 利用率，提高了土地的产量，有利于大规模的产业化的高科技农业的 发展，阿里在农业上的探索将会引起新一轮的产业调整，但是集体化之后农民的个体的话语权 将更少，国家应出台相应的法律法规保护
  • Spring注入有继承关系的类（1） bijian1013 javaspring
    一个类一个类的注入 1.AClass类 package com.bijian.spring.test2; public class AClass { String a; String b; public String getA() { return a; } public void setA(Strin
  • 30岁转型期你能否成为成功人士 bijian1013 成功
            很多人由于年轻时走了弯路，到了30岁一事无成，这样的例子大有人在。但同样也有一些人，整个职业生涯都发展得很优秀，到了30岁已经成为职场的精英阶层。由于做猎头的原因，我们接触很多30岁左右的经理人，发现他们在职业发展道路上往往有很多致命的问题。在30岁之前，他们的职业生涯表现很优秀，但从30岁到40岁这一段，很多人
  • [Velocity三]基于Servlet+Velocity的web应用 bit1129 velocity
    什么是VelocityViewServlet 使用org.apache.velocity.tools.view.VelocityViewServlet可以将Velocity集成到基于Servlet的web应用中，以Servlet+Velocity的方式实现web应用   Servlet + Velocity的一般步骤 1.自定义Servlet，实现VelocityViewServl
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    Kafka is a distributed, partitioned, replicated commit log service.这里的commit log如何理解？   A message is considered "committed" when all in sync replicas for that partition have applied i
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    安装lua_nginx_module 模块 lua_nginx_module 可以一步步的安装，也可以直接用淘宝的OpenResty Centos和debian的安装就简单了。。 这里说下freebsd的安装： fetch http://www.lua.org/ftp/lua-5.1.4.tar.gz tar zxvf lua-5.1.4.tar.gz cd lua-5.1.4 ma
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    public class TwoElementEqualSum { /** * 第 14 题： 题目：输入一个已经按升序排序过的数组和一个数字， 在数组中查找两个数，使得它们的和正好是输入的那个数字。 要求时间复杂度是 O(n) 。如果有多对数字的和等于输入的数字，输出任意一对即可。 例如输入数组 1 、 2 、 4 、 7 、 11 、 15 和数字 15 。由于
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    基于多叉树的敏感词、关键词过滤的工具包，用于java中的敏感词过滤 1、工具包自带敏感词词库，第一次调用时读入词库，故第一次调用时间可能较长，在类加载后普通pc机上html过滤5000字在80毫秒左右，纯文本35毫秒左右。   2、如需自定义词库，将jar包考入WEB-INF工程的lib目录，在WEB-INF/classes目录下建一个 utf-8的words.dict文本文件，
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    在两个activity直接传递List<xxInfo>时，出现Parcel: unable to marshal value异常。   在MainActivity页面（MainActivity页面向NextActivity页面传递一个List<xxInfo>）：   Intent intent = new Intent(this, Next
  • linux进程的查看上（ps） eksliang linux pslinux ps -llinux ps aux
    ps:将某个时间点的进程运行情况选取下来 转载请出自出处：http://eksliang.iteye.com/admin/blogs/2119469 http://eksliang.iteye.com         ps 这个命令的man page 不是很好查阅，因为很多不同的Unix都使用这儿ps来查阅进程的状态，为了要符合不同版本的需求，所以这个
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    Android应用的启动顺序网上有一大堆资料可以查阅了，这里就不细述了，这里不阐述ROM启动还有bootloader，软件启动的大致流程应该是启动kernel -> 运行servicemanager 把一些native的服务用命令启动起来（包括wifi, power, rild, surfaceflinger, mediaserver等等）-> 启动Dalivk中的第一个进程Zygot
  • App Framework发送JSONP请求(3) hw1287789687 jsonp跨域请求发送jsonpajax请求越狱请求
    App Framework 中如何发送JSONP请求呢? 使用jsonp,详情请参考:http://json-p.org/ 如何发送Ajax请求呢? (1)登录 /*** * 会员登录 * @param username * @param password */ var user_login=function(username,password){ // aler
  • 发福利，整理了一份关于“资源汇总”的汇总 justjavac 资源
    觉得有用的话，可以去github关注：https://github.com/justjavac/awesome-awesomeness-zh_CN 通用 free-programming-books-zh_CN 免费的计算机编程类中文书籍 精彩博客集合 hacke2/hacke2.github.io#2 ResumeSample 程序员简历
  • 用 Java 技术创建 RESTful Web 服务 macroli java编程WebREST
    转载：http://www.ibm.com/developerworks/cn/web/wa-jaxrs/   JAX-RS (JSR-311) 【 Java API for RESTful Web Services 】是一种 Java™ API，可使 Java Restful 服务的开发变得迅速而轻松。这个 API 提供了一种基于注释的模型来描述分布式资源。注释被用来提供资源的位
  • CentOS6.5-x86_64位下oracle11g的安装详细步骤及注意事项 超声波 oraclelinux
    前言： 这两天项目要上线了，由我负责往服务器部署整个项目，因此首先要往服务器安装oracle，服务器本身是CentOS6.5的64位系统，安装的数据库版本是11g，在整个的安装过程中碰到很多的坑，不过最后还是通过各种途径解决并成功装上了。转别写篇博客来记录完整的安装过程以及在整个过程中的注意事项。希望对以后那些刚刚接触的菜鸟们能起到一定的帮助作用。   安装过程中可能遇到的问题（注
  • HttpClient 4.3 设置keeplive 和 timeout 的方法 supben httpclient
    ConnectionKeepAliveStrategy kaStrategy = new DefaultConnectionKeepAliveStrategy() { @Override public long getKeepAliveDuration(HttpResponse response, HttpContext context) { long keepAlive
  • Spring 4.2新特性-@Import注解的升级 wiselyman spring 4
    3.1 @Import @Import注解在4.2之前只支持导入配置类 在4.2,@Import注解支持导入普通的java类,并将其声明成一个bean 3.2 示例 演示java类 package com.wisely.spring4_2.imp; public class DemoService { public void doSomethin
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