本文主要介绍xilinxFPGA开发过程中常用的调试方法，包括ILA、VIO和TCL命令等等，详细介绍了如何使用。

1、使用谷歌浏览器点击如下链接进入下载界面https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav

Vivado介绍Step1：进入官网Step2：注册账号Step3：进入下载页面Step4：下载安装包Step5：安装Step6：等待软件安装完成安装完成Vivado介绍Vivado是FPGA厂商赛灵思公司（XILINX

一、服务器端代码承接本项目系列的上一篇文章【基于XilinxZynq7000的PYNQ框架项目】02PYNQ镜像制作，使用PYNQ提

01项目介绍与展示前言一、项目内容环境与工具项目文件二、运行项目1.登录开发板2.运行代码3.效果展示总结前言  本项目是一个嵌入式开发的人脸识别项目，为开发板自制PYNQ镜像，通过socket通信将笔记本摄像头画面实时传输至开发板，然后使用开发板上的人脸识别模型进行检测后，将识别画面传输回笔记本进行显示。项目整体设计框架图如下所示：系统处理流程图如下所示：一、项目内容环境与工具开发板ZYNQ_M

02PYNQ镜像制作前言一、vivado硬件设计二、ubuntu镜像制作三、Win32DiskImage烧写镜像四、上板启动总结前言由于PYNQ官网中没有适配ZYNQ_MINI开发板的现成的PYNQ镜像，我们需要用vivado自己设计硬件部分，然后下载与板子无关的预构建文件PYNQrootfs，在ubuntu系统中制作适配ZYNQ_MINI开发板的PYNQ镜像。软件与系统的环境版本Windows1

04开发板上运行人脸识别模型前言一、人脸识别代码详解总结前言书接上文，成功将电脑摄像头视频流传输到开发板并本地存储后，要做的就是使用PYNQ的pyhotn代码逐帧读取视频流，进行人脸识别啦。因为当初做这个项目的主要目的是锻炼嵌入式开发的能力，所以人脸识别模型是直接使用的opencv自带的分类器。（其实是懒得自己再捣鼓个模型了）我使用的分类器是haarcascade_frontalface_alt2

05使用Overlay库和python父子进程实现开发板按键控制LED灯流水或熄灭前言一、PYNQOverlay库的GPIO读写实现LED灯流水二、python父子进程实现按键即关闭程序总结前言前四篇文章完成后，其实整个项目就能完整运行起来了。但我们似乎忘了使用PYNQ的初心——用python编程实现对开发板硬件部分的控制。因此，本文章使用PYNQOverlay库的GPIO读写实现LED灯流水，然

一、mif与hex概述ROMIP的数据需要满足断电不丢失的要求，ROMIP数据的文件格式一般有三种文件格式：.mif、.hex、.coe，Xilinx与IntelAltera支持的ROMIP数据文件格式如下

http://xilinx.eetrend.com/article/7471随着NIPXIe-5644R向量信号收发器(VST)的诞生，NI通过将用户可编程FPGA的灵活性引入RF仪器中，重塑了仪器的概念

第一篇：介绍PCIe的基本概念；第二篇：以xilinx提供的例程PIO为

：总目录（经验分享）献上链接：【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程【高速接口-RapidIO】4、XilinxRapidIO

下面是用户手册的链接：https://docs.xilinx.com/r/2022.2-English/Vitis_Librarie

参考源：OBUFDS该设计元件是单输出缓冲器，支持低电压、差分信号。OBUFDS隔离内部电路，并为离开芯片的信号提供驱动电流。它的输出表示为两个不同的端口（O和OB），一个认为是“主端口”，另一个是“从端口”。主端口和从端口是同一逻辑信号（例如，MYNET和MYNETB）的相反相位。真值表例化VHDLLibraryUNISIM;useUNISIM.vcomponents.all;--OBUFDS:

/config no-asm shared --prefix=/opt/Xilinx2018_zynq/zynq_openssl_1.0.2/ --cross-compile-prefix=/opt/Xilinx

目录1、前言免责声明2、相关方案推荐我这里已有的MIPI编解码方案本方案在XilinxArtix7-100T上解码MIPI视频的应用本方案在XilinxKintex7上解码MIPI视频的应用本方案在XilinxZynq7000

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案我已有的FPGA视频拼接叠加融合方案本方案的XilinxKintex7系列FPGA

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XilinxFIFOGenerator需要注意BRAMs的资源消耗系列文章推荐XilinxFIFOGenerator需要注意RST复位XilinxFIFOGenerator需要注意ActualDepthXilinxFIFOGenerator

软件平台Vivado2016.4属性设置说明1在ipcatalog->blockmemorygenerator.这里仅介绍真双口RAM，真双口RAM支持A/B两个口可读可写。属性1operatingmode包含writingfirst(WF),readingfirst(RF),nochang(NC)三种模式参考手册如下：

背景RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。RAM按照存储单元的工作原理可以分为静态RAM和动态RAM，也就是常说的

参考源：①差分原语对应的用法和规则与单端SelectIO原语类似。②差分SelectIO原语有两个与器件焊盘之间的引脚，以显示差分对中的P和N通道引脚。③N通道引脚具有B后缀。④IBUFDS和IBUFGDS原语是相同的，当差分输入缓冲器用作时钟输入时，使用IBUFGDS。该设计元素是一个输入增益器，支持低电压、差分信号。在IBUFDS中，设计级接口信号表示为两个不同的端口（I和IB），一个被视为“

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

聚焦XilinxISE介绍Xilinx公司及其产品的基本情况，并在此基础上描述了CPLD和FPGA的内部结构及基本原理。

一、FPGA1、国外主要品牌1.1、Xlinx(赛灵思)官网地址：赛灵思官网介绍：Xilinx是全球领先的可编程逻辑完整解决方案的供应商，也是目前排名第一的FPGA解决方案提供

系列文章【总线接口】1.以Xilinx开发板为例，直观的认识硬件接口【总线接口】2.学习硬件这些年接触过的硬件接口、总线·大汇总【总线接口】3.常见总线、接口GPIO、I2C、SPI、I2S、Modbus

版权声明：本文为CSDN博主「孤独的单刀」的原创文章，原文链接：https://blog.csdn.net/wuzhikaidetb/article/details/123723408本文主要参考Xilinx

）模块设计6）AuroraIP核简介7）AuroraIP核定制8）Aurora协议特点9）结束语1Aurora简介1）采用并行方式传输高速的数据流有很多设计难点，未来高速数据传输主要采用串行方式传输，Xilinx

XilinxZYNQ7020密集访问内存出错问题问题描述：XilinxZYNQ7035和ZYNQ7020，没有跑linux系统，裸机和使用freertos如果频繁使用memset和memcpy会出现错误

FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。

在FPGA逻辑设计时，需要参考所需逻辑资源对FPGA进行选型，其中一项就是对BRAM的评估，在这里以xilinxUltraSCALE+系列FPGA为例，对BRAM进行简单介绍。

加入定制的乘法IP核，必须在sources右键，用AddDirectories加入才完整加入文件夹后如下图：测试代码与主程序模块连接端口初学者容易出现错误输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg

BRAM使用方法在利用fpga进行数据处理的过程中，对高速数据采集或者传输的过程中，需要对数据尽心缓存，缓存一般有两种不同的方法，一种是FIFO，一种是RAM，FIFO在vivado中提供IP核，FIFO的缓存特性适用于先存先取得过程，没有寻址地址，数据只能按照次序读出，可以用于速率变换，位宽变换的应用中，数据的读写可以分开控制。RAM可以缓存数据，然后按照地址进行读出，这样不受顺序的限制，能够更

如Xilinx公司的结构中每个BRAM有36Kbit的容量，既可以作为一个36Kbit的存储器使用，也可以拆分为两个独立的18Kbit存储器使用。

Xilinx7系列FPGA中的块RAM可存储36Kb的数据，可以配置为两个独立的18KbRAM或一个36KbRAM。

2、bram有较大的存储空间，是fpga定制的ram资源；而dram是逻辑单元拼出来的，浪费LUT资源3、dram使用更灵活方便些补充：在XilinxAsynchronousFIFOCORE的使用时，有两种

一、创建除法ip核vivado的除法器ip核有三种类型，跟ISE相比多了一个LuMult类型，总结来说就是LuMult：使用了DSP切片、块RAM和少量的FPGA逻辑原语（寄存器和lut），所以和Radix2相比占用fpga资源更少；可以选择有符号或者无符号类型数据；但是位数有限，只能用于运算量小的时候，被除数位宽：2~17，除数位宽：2~11；只能选择余数模式Radix2：使用FPGA逻辑原语（

1.打开软件，选择新建工程2.确认创建新工程3.选择创建工程名及路径4.选择创建工程类型，一般选择RTL5.选择FPGA芯片型号6.以下为工程概况，其中框中为选择的芯片型号，点击finish7.添加Xilinx

重点介绍传统方式的Linux移植和Xilinx的Petalinux的快速移植开发两种。

7系列FPGA时钟资源及时钟IP核配置Xilinx7系列时钟资源1.分类全局时钟，区域时钟2.7系列时钟结构ClockBackbone：全局时钟线将芯片分成左右两个时钟区域；HorizontalCenter

一、FIFOIP核简介FIFO（FirstInFirstOut，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。与ROM或RAM的按地址读写方式不同，FIFO的读写遵循“先进先出”的原则，即数据按顺序写入FIFO，先被写入的数据同样在读取的时候先被读出，所以FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址，使用方便。FIFO存储器主要是作为缓存，应用

XilinxFIFO使用总结FIFO是我们在FPGA开发中经常用到的模块，在数据缓存和跨时钟域同步等都会有涉及。在实际工程使用前，我们需要熟悉掌握FIFOIP的配置过程及时序特点。

平台：Vivado2018.3.芯片：xcku115-flva1517-2-i(active)最近在学习的过程中总结了关于xilinx的不同fifo的计数器。关于不同fifo的计数器表现的特征不一致。

Xilinx的双镜像方案成为Multiboot。本文

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我已有的FPGA视频拼接叠加融合方案本方案在XilinxKintex7系列FPGA上的应用3、设计思路框架视频源选择

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我已有的FPGA视频拼接叠加融合方案本方案在XilinxKintex7系列FPGA上的应用本方案在XilinxArtix7

https://www.xilinx.com/support/download.html（需要注册一个AMD账号，之后即可免费下载）下载成功后开始安装：默认配置即可，50多G

1.XilinxFPGA是异构计算平台（所谓异构，就是有很多不同的部分组成）：CLB,BRAM,DSP

写在前面本文是本系列的第四篇，本文主要介绍FPGA常用运算模块-除法器，xilinx提供了相关的IP以便于用户进行开发使用。

1.Radix-2模式：基数-2使用整数操作数的非恢复整数除法，允许生成分数或整数余数。对于小于16位的操作数宽度或需要高吞吐量的应用程序，建议使用。基数-2非恢复算法使用加减法求解每个周期的一点商。该设计是完全流水线的，可以实现每个时钟周期一分的吞吐量。如果所需的吞吐量较小，则每个时钟参数的分法允许降低吞吐量和资源使用。该算法自然会生成一个余数，对于需要整数余数或模数结果的应用程序的选择也是如此